00545.html

这是一本关于verilog编程语言的教程,对学习verilog语言有帮助

    abc<span style="color: #800080">.</span>A<span style="color: #800080">[</span><span style="color: #FF0000">7</span><span style="color: #800080">:</span><span style="color: #FF0000">4</span><span style="color: #800080">]</span> <span style="color: #800080">&lt;= !</span>abc<span style="color: #800080">.</span>B<span style="color: #800080">[</span><span style="color: #FF0000">7</span><span style="color: #800080">:</span><span style="color: #FF0000">4</span><span style="color: #800080">];</span></pre></div></div>
<p class="Element10">
为了遵从上述规则，在声明时进行的变量初始化或者一个过程连续赋值被认为是一个过程赋值。一条<span style="color: #0000FF">force</span>语句既不是一个连续赋值也不是一个过程赋值。一条<span style="color: #0000FF">release</span>语句在没有另外一个过程赋值之前不应改变变量的值，或者，<span style="color: #0000FF">release</span>语句应对驱动它的连续赋值语句进行重新运算。一条单一的<span style="color: #0000FF">force</span>或<span style="color: #0000FF">release</span>语句不应应用到通过连续和过程混合赋值的变量的整体或部分。&nbsp;</p>
<p class="Element10">
&nbsp;</p>
<p class="Element10">
当一个变量被连接到一个输入端口声明时，隐含着一个连续赋值。这就使得对一个声明成输入端口的变量的赋值是非法的。当一个变量被连接到一个实例的输出端口的时候，隐含着一个连续赋值。这就使得对一个连接到实例输出端口的变量的过程赋值或连续赋值是非法的。&nbsp;</p>
<p class="Element10">
&nbsp;</p>
<p class="Element10">
SystemVerilog变量不能被连接到<span style="color: #0000FF">inout</span>端口的任意一侧。SystemVerilog通过<span style="color: #0000FF">ref</span>端口类型引入了穿越端口的共享变量的概念。参阅<a href="00195.html" target="topic">18.12节</a>以便获得有关端口和端口连接规则的更详细的信息。&nbsp;</p>
<p class="Element10">
&nbsp;</p>
<p class="Element10">
在一个连续赋值能够将一个变量驱动成除<span style="color: #FF0000">St0</span>、<span style="color: #FF0000">St1</span>、<span style="color: #FF0000">StX</span>、或<span style="color: #FF0000">Hiz</span>之外的强度的时候，编译器可以发布一条警告信息。在任何情况下，SystemVerilog都对赋值施加自动的类型转换，并且会将强度信息丢失。&nbsp;</p>
<p class="Element10">
&nbsp;</p>
<p class="Element10">
注意：SystemVerilog不能将隐式的连续赋值作为它的声明的一部分，与此相反的是，线网可以这样做。作为逻辑声明一部分的赋值是变量的初始化，而不是一个连续赋值。例如： </p><div class="Element170">
<a href="#" onclick="CopyElementToClipboard('code00195');">Copy Code</a></div>
<div class="Element13"><div class="Element12" id="code00195"><pre class="Element12"><span style="color: #0000FF">wire</span> w <span style="color: #800080">=</span> vara <span style="color: #800080">&amp;</span> varb<span style="color: #800080">;</span>        <span style="color: #008000">// 连续赋值</span>

<span style="color: #0000FF">logic</span> v <span style="color: #800080">=</span> consta <span style="color: #800080">&amp;</span> constb<span style="color: #800080">;</span>   <span style="color: #008000">// 初始化过程赋值</span>

<span style="color: #0000FF">logic</span> vw<span style="color: #800080">;</span>                    <span style="color: #008000">// 没有初始化赋值</span>
<span style="color: #0000FF">assign</span> vw <span style="color: #800080">=</span> vara <span style="color: #800080">&amp;</span> varb<span style="color: #800080">;</span>     <span style="color: #008000">// 对一个logic类型变量的连续赋值</span>

<span style="color: #0000FF">real</span> circ<span style="color: #800080">;</span>
<span style="color: #0000FF">assign</span> circ <span style="color: #800080">=</span> <span style="color: #FF0000">2.0</span> <span style="color: #800080">*</span> PI <span style="color: #800080">*</span> R<span style="color: #800080">;</span> <span style="color: #008000">// 对一个real类型变量的连续赋值</span></pre></div></div>
</div>
</div>
<a name="Group"></a><div class="Element14">
<a onclick="toggleVisibilityStored('Group');" class="a_Element14"><img src="sectionminus.png" border="0" alt="" title="" id="imgGroup">Group</a></div>
<div id="divGroup">
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<div class="Element10">
<p class="Element10">
<a href="00875.html" target="topic">第五章 数据声明</a></p></div>
</div>
</div>
<a name="Links"></a><div class="Element14">
<a onclick="toggleVisibilityStored('链接');" class="a_Element14"><img src="sectionminus.png" border="0" alt="" title="" id="img链接">链接</a></div>
<div id="div链接">
<div class="Element11">
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<a href="00875.html" target="topic">第五章 数据声明</a></div>
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				<font size=2>除非特别声明，原文版权归作者所有，如有转摘请注明原作者以及译者（<a href="http://www.fpgatech.net/"  target="_blank">FPGA技术网</a>）信息。<br />
如果您对本主题有何建议或意见，请登陆<a href="http://www.fpgatech.net/forum/forumdisplay.php?fid=18" target="_blank">FPGA开发者家园</a>提交，您的参与是我们前进的动力。</font>
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