📄 00143.html
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<title>17.1 简介（一般信息）</title>
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<a href="#" onmousedown="showPopup(this, 'popup00326');"><img src="seealsolink.png" border="0" alt="" title=""></a> SystemVerilog 3.1a语言参考手册</div>
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</div>
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17.1 简介（一般信息）</div>
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<a name="描述"></a><div class="Element11">
<div class="Element10">
<p class="Element10">
SystemVerilog加入了为一个系统指定断言的功能。断言说明了系统的一个行为。断言主要用来验证一个设计的行为。另外，断言可以被用来提供功能覆盖以及产生验证的输入激励。 </p>
<p class="Element10">
</p>
<p class="Element10">
SystemVerilog具有两种类型的断言：并发断言和即时断言。
<ul class="Element631">
<li class="Element601">即时断言的执行遵从仿真事件语义并且像一个过程块中的一条语句一样执行。即时断言的主要目的是与仿真一起使用。</li>
<li class="Element601">并发断言基于时钟语义并使用变量的采样值。SystemVerilog断言的目标之一就是为断言提供一个公共的语义，这样它们可以被用来驱动不同的设计和验证工具。许多工具，例如形式验证工具，使用基于周期的语义来评估电路描述，典型情况下这种方法依赖于一个时钟信号或者信号组来驱动电路的评估。在时钟沿之间的任何时序或事件行为都会被忽略。并发断言结合了这些时钟语义。虽然这种方法通常简化了一个电路描述的评估，然而却存在一些情况，在这些情况下基于周期的评估提供了与标准的SystemVerilog基于事件的计算不同的行为。</li>
</ul> </p>
<p class="Element10">
本章表述了这两种类型的断言。</p></div>
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<tr align="center">
<td>
<font size=2>除非特别声明，原文版权归作者所有，如有转摘请注明原作者以及译者（<a href="http://www.fpgatech.net/" target="_blank">FPGA技术网</a>）信息。<br />
如果您对本主题有何建议或意见，请登陆<a href="http://www.fpgatech.net/forum/forumdisplay.php?fid=18" target="_blank">FPGA开发者家园</a>提交，您的参与是我们前进的动力。</font>
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