📄 00858.html
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<!DOCTYPE HTML PUBLIC "-//W3C//DTD HTML 4.01 Frameset//EN">
<html>
<head>
<title>第九章 进程</title>
<meta http-equiv="Content-Type" content="text/html; charset=GB2312" />
<meta name="generator" content="Doc-O-Matic" />
<meta http-equiv="Content-Style-Type" content="text/css" />
<link rel="STYLESHEET" href="default.css" type="text/css" />
<script type="text/javascript" src="scripts.js"></script>
</head>
<body class="Element700" onload="onBodyLoadEx('systemverilog31a.html', 'topic', '00858.html');" onmousedown="onBodyMouseDown();">
<!-- Begin Popups -->
<div class="Element801" id="popup00162">
<div class="Element800">
<div class="Element14">
链接</div>
<div class="Element11">
<div class="Element10">
<a href="00918.html" target="topic">主题</a></div>
</div>
</div>
</div>
<!-- End Popups -->
<!-- Begin Page Header -->
<div class="Element710" id="areafixed">
<div class="Element92">
<table width="100%" cellspacing="0" cellpadding="0">
<tr><td width="33%">
<div class="Element1">
<a href="#" onmousedown="showPopup(this, 'popup00162');"><img src="seealsolink.png" border="0" alt="" title=""></a> SystemVerilog 3.1a语言参考手册</div>
</td><td width="34%">
<div class="Element2">
</div>
</td><td width="33%">
<div class="Element90">
<a href="00580.html" target="topic"><img src="btn_prev_lightblue.gif" border="0" alt="Previous" title="Previous" onmouseover="switchImage(this, 'btn_prev_lightblue_hover.gif');" onmouseout="switchImage(this, 'btn_prev_lightblue.gif');"></a><img src="btn_up_d.gif" border="0" alt="Up" title="Up"><a href="00596.html" target="topic"><img src="btn_next_lightblue.gif" border="0" alt="Next" title="Next" onmouseover="switchImage(this, 'btn_next_lightblue_hover.gif');" onmouseout="switchImage(this, 'btn_next_lightblue.gif');"></a></div>
</td></tr></table><div class="Element5">
第九章 进程</div>
</div>
</div>
<!-- End Page Header -->
<!-- Begin Client Area -->
<div class="Element720" id="areascroll">
<div class="Element721">
<!-- Begin Page Content -->
<div class="Element58">
<a name="主题"></a><div class="Element14">
<a onclick="toggleVisibilityStored('主题');" class="a_Element14"><img src="sectionminus.png" border="0" alt="" title="" id="img主题">主题</a></div>
<div id="div主题">
<div class="Element11">
<div class="Element10">
<div class="Element212">
<div class="TableDiv">
<table cellspacing="0" class="Table0">
<tr>
<td class="Element200" valign="top" width="50%">
<div class="Element201">
主题 </div></td><td class="Element204" valign="top" width="50%">
<div class="Element205">
描述 </div></td></tr><tr>
<td class="Element202" valign="top" width="50%">
<div class="Element203">
<a href="00596.html" target="topic">9.1 简介（一般信息）</a> </div></td><td class="Element206" valign="top" width="50%">
<div class="Element207">
Verilog-2001具有定义了静态进程的<span style="color: #0000FF">always</span>和<span style="color: #0000FF">initial</span>块。<br><br>在一个用来建模组合逻辑的<span style="color: #0000FF">always</span>块中，如果忘记了<span style="color: #0000FF">else</span>语句会产生一个不期望的锁存器。为了避免这个错误，SystemVerilog加入了专门的<span style="color: #0000FF">always_comb</span>和<span style="color: #0000FF">always_latch</span>块，它向仿真、综合和形式验证工具指明设计意图。SystemVerilog还加入了一个<span style="color: #0000FF">always_ff</span>块来指示时序逻辑。<br><br>在系统建模过程中，Verilog的一个主要限制是缺乏动态创建进程的能力，这种能力在操作系统中经常出现。虽然Verilog具有<span style="color: #0000FF">fork</span>...<span style="color: #0000FF">jion</span>结构，但它仍然被限制成静态的。<br><br>SystemVerilog既具有由<span style="color: #0000FF">always</span>、<span style="color: #0000FF">initial</span>或<span style="color: #0000FF">fork</span>引入的静态进程，也具有由<span style="color: #0000FF">fork</span>...<span style="color: #0000FF">join_any</span>和<span style="color: #0000FF">fork</span>...<span style="color: #0000FF">join_none</span>引入的动态进程。<br><br>SystemVerilog为每一个<span style="color: #0000FF">initial</span>或<span style="color: #0000FF">always</span>块、<span style="color: #0000FF">fork</span>...<span style="color: #0000FF">join</span>块中的每一条并行语句以及为每一个动态进程均创建了一个执行线程。每一条连续赋值语句也被认为是它自己的线程。<br><br>SystemVerilog 3.1通过增强<span style="color: #0000FF">fork</span>...<span style="color: #0000FF">join</span>结构加入了动态进程的能力，这种方式对于Verilog用户来说是非常自然的。SystemVerilog 3.1还引入了动态进程控制结构，它能够使用动态、父子关系来中止或等待进程。它们是<a href="00605.html" target="topic">wait fork</a>和<a href="00606.html" target="topic">disable fork</a>。 </div></td></tr><tr>
<td class="Element202" valign="top" width="50%">
<div class="Element203">
<a href="00597.html" target="topic">9.2 组合逻辑</a> </div></td><td class="Element206" valign="top" width="50%">
<div class="Element207">
SystemVerilog提供了一个特殊的<span style="color: #0000FF">always_comb</span>过程来建模组合逻辑行为。例如： </div></td></tr><tr>
<td class="Element202" valign="top" width="50%">
<div class="Element203">
<a href="00599.html" target="topic">9.3 锁存逻辑</a> </div></td><td class="Element206" valign="top" width="50%">
<div class="Element207">
SystemVerilog还包含了一个特殊的<span style="color: #0000FF">always_latch</span>过程来建模锁存逻辑行为。例如： </div></td></tr><tr>
<td class="Element202" valign="top" width="50%">
<div class="Element203">
<a href="00600.html" target="topic">9.4 时序逻辑</a> </div></td><td class="Element206" valign="top" width="50%">
<div class="Element207">
SystemVerilog的<span style="color: #0000FF">always_ff</span>过程可以用来建模可综合的时序逻辑行为。例如： </div></td></tr><tr>
<td class="Element202" valign="top" width="50%">
<div class="Element203">
<a href="00601.html" target="topic">9.5 连续赋值</a> </div></td><td class="Element206" valign="top" width="50%">
<div class="Element207">
在Verilog中，连续赋值只能驱动线网，而不能驱动变量。<br><br>SystemVerilog去除了这个限制，允许连续赋值驱动任何类型的变量。线网可以被多个连续赋值驱动，或者被原语和连续赋值混合驱动。而变量仅仅能够被一个连续赋值或一个原语驱动。对于被一个连续赋值或原语输出驱动的变量来说，在其声明或任何过程赋值中包含初始化是错误的。参见<a href="00545.html" target="topic">5.6节</a>。 </div></td></tr><tr>
<td class="Element202" valign="top" width="50%">
<div class="Element203">
<a href="00602.html" target="topic">9.6 fork...join</a> </div></td><td class="Element206" valign="top" width="50%">
<div class="Element207">
<span style="color: #0000FF">fork</span>...<span style="color: #0000FF">join</span>能够从它的每一个并行语句中产生并发进程。<br><br><span style="color: #0000FF">fork</span>...<span style="color: #0000FF">join</span>块的声明语法如下： </div></td></tr><tr>
<td class="Element202" valign="top" width="50%">
<div class="Element203">
<a href="00603.html" target="topic">9.7 进程执行线程</a> </div></td><td class="Element206" valign="top" width="50%">
<div class="Element207">
SystemVerilog为下列进程产生一个执行线程： </p>
<ul class="Element630">
<li class="Element600">每一个<span style="color: #0000FF">initial</span>块</li>
<li class="Element600">每一个<span style="color: #0000FF">always</span>块</li>
<li class="Element600"><span style="color: #0000FF">fork</span>...<span style="color: #0000FF">join</span>（或<span style="color: #0000FF">join_any</span>，或<span style="color: #0000FF">jion_none</span>）语句组中的每一个并行语句</li>
<li class="Element600">每一个动态进程</li>
</ul><p class="Element207">
每一个连续赋值也可以认为是它自己的线程 </div></td></tr><tr>
<td class="Element202" valign="top" width="50%">
<div class="Element203">
<a href="00604.html" target="topic">9.8 进程控制</a> </div></td><td class="Element206" valign="top" width="50%">
<div class="Element207">
SystemVerilog提供了一些结构，它们允许一个进程能够中止其它进程，或者等待其它进程的结束。<span style="color: #0000FF">wait fork</span>等待进程的结束。<span style="color: #0000FF">disable fork</span>结构停止进程的执行。 </div></td></tr><tr>
<td class="Element202" valign="top" width="50%">
<div class="Element203">
<a href="00607.html" target="topic">9.9 精细的进程控制</a> </div></td><td class="Element206" valign="top" width="50%">
<div class="Element207">
进程是一个内建的类，一旦一个进程被启动，就允许这个进程访问和控制另外一个进程。用户可以声明进程类型的变量，并且能够通过任务对它们进行安全的传递，或者将它们结合到其它对象中。进程类的原型如下： </div></td></tr></table></div></div>
</div>
</div>
</div>
<a name="Links"></a><div class="Element14">
<a onclick="toggleVisibilityStored('链接');" class="a_Element14"><img src="sectionminus.png" border="0" alt="" title="" id="img链接">链接</a></div>
<div id="div链接">
<div class="Element11">
<div class="Element10">
<a href="00918.html" target="topic">主题</a></div>
</div>
</div>
</div>
<!-- End Page Content -->
<!-- Begin Page Footer -->
<hr width="98%" align="center" size="1" color="#CCCCCC" />
<table align="center" cellpadding="0" cellspacing="0" border="0">
<tbody>
<tr height="10">
<td></td>
</tr>
<tr align="center">
<td>
<script type="text/javascript"><!--
google_ad_client = "pub-5266859600380184";
google_ad_width = 468;
google_ad_height = 60;
google_ad_format = "468x60_as";
google_ad_type = "text_image";
google_ad_channel ="";
google_page_url = document.location;
//--></script>
<script type="text/javascript"
src="http://pagead2.googlesyndication.com/pagead/show_ads.js">
</script>
</td>
</tr>
<tr height="15">
<td></td>
</tr>
<tr align="center">
<td>
<font size=2>除非特别声明，原文版权归作者所有，如有转摘请注明原作者以及译者（<a href="http://www.fpgatech.net/" target="_blank">FPGA技术网</a>）信息。<br />
如果您对本主题有何建议或意见，请登陆<a href="http://www.fpgatech.net/forum/forumdisplay.php?fid=18" target="_blank">FPGA开发者家园</a>提交，您的参与是我们前进的动力。</font>
<script language="javascript" type="text/javascript" src="http://js.users.51.la/195685.js"></script>
<noscript><a href="http://www.51.la/?195685" target="_blank"><img alt="我要啦免费统计" src="http://img.users.51.la/195685.asp" style="border:none" /></a></noscript>
</td>
</tr>
</tbody>
</table>
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</div>
</div>
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