📄 00188.html
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<title>18.1 简介（一般信息）</title>
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<a href="00864.html" target="topic">第十八章 层次</a></div>
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<tr><td width="33%">
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<a href="#" onmousedown="showPopup(this, 'popup00372');"><img src="seealsolink.png" border="0" alt="" title=""></a> SystemVerilog 3.1a语言参考手册</div>
</td><td width="34%">
<div class="Element2">
</div>
</td><td width="33%">
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</td></tr></table><div class="Element5">
18.1 简介（一般信息）</div>
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<div class="Element58">
<a name="描述"></a><div class="Element11">
<div class="Element10">
<p class="Element10">
Verilog的组织结构较为简单。除系统任务和系统函数外，所有的数据、函数和任务都位于模块当中（系统任务和系统函数是全局的，并且可以在PLI中定义）。Verilog模块可以包含其它模块的实例。任何未被实例化的模块都位于顶层。这个规则不适用于库，因此库具有不同的状态和不同的过程来进行分析。一个层次名可以在实例层次的任何地方指定任何命名的对象。模块层次通常很随意，需要耗费很多精力来维护端口列表。 </p>
<p class="Element10">
</p>
<p class="Element10">
在Verilog中，只有线网、<span style="color: #0000FF">reg</span>、<span style="color: #0000FF">integer</span>和时间数据类型才可以通过模块端口传递。 </p>
<p class="Element10">
</p>
<p class="Element10">
为了表示设计层次，SystemVerilog加入了许多增强：
<ul class="Element634">
<li class="Element604">包含诸如数据、类型、类、任务和函数声明的包</li>
<li class="Element604">支持分离的编译</li>
<li class="Element604">仅在编译单元内可见的编译单元范围</li>
<li class="Element604">使用嵌套的模块声明来帮助表示自包含的模块和库</li>
<li class="Element604">在端口声明中可以使用较宽松的规则</li>
<li class="Element604">使用“<span style="color: #800080">.</span>name”来简化命名端口的连接</li>
<li class="Element604">使用“<span style="color: #800080">.</span>”的隐式端口连接</li>
<li class="Element604">与模块绑定的时间单位和时间精度说明</li>
<li class="Element604">使用接口的概念来封装模块间的连接（在<a href="00866.html" target="topic">第十九章</a>中提供）</li>
</ul>SystemVerilog的一个重要增强就是加入了通过模块端口传递任何数据类型的能力，包括线网、以及包括实数、数组和结构体在内的所有变量类型。</p></div>
</div>
<a name="Group"></a><div class="Element14">
<a onclick="toggleVisibilityStored('Group');" class="a_Element14"><img src="sectionminus.png" border="0" alt="" title="" id="imgGroup">Group</a></div>
<div id="divGroup">
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<div class="Element10">
<p class="Element10">
<a href="00864.html" target="topic">第十八章 层次</a></p></div>
</div>
</div>
<a name="Links"></a><div class="Element14">
<a onclick="toggleVisibilityStored('链接');" class="a_Element14"><img src="sectionminus.png" border="0" alt="" title="" id="img链接">链接</a></div>
<div id="div链接">
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<a href="00864.html" target="topic">第十八章 层次</a></div>
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<table align="center" cellpadding="0" cellspacing="0" border="0">
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<td></td>
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</td>
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<td></td>
</tr>
<tr align="center">
<td>
<font size=2>除非特别声明，原文版权归作者所有，如有转摘请注明原作者以及译者（<a href="http://www.fpgatech.net/" target="_blank">FPGA技术网</a>）信息。<br />
如果您对本主题有何建议或意见，请登陆<a href="http://www.fpgatech.net/forum/forumdisplay.php?fid=18" target="_blank">FPGA开发者家园</a>提交，您的参与是我们前进的动力。</font>
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