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一个符合规定的SystemVerilog仿真器必须维护某种形式的数据结构，随着仿真时间的继续，这个数据结构允许事件被动态地调度、执行和删除。这个数据结构通常被实现成一组时间排序的链表，它们一个定义明确的方式被划分和细分。<br><br>第一个分割根据时间进行。每一个事件都具有唯一的一个执行时间，在仿真期间的人以给定时间点上它可以是当前时间或某个未来的时间。在一个特定时间上的所有被调度的事件定义了一个时隙。通过在移动到下一个非空时隙之前执行和删除当前仿真时隙中的所有事件，仿真能够按时间顺序执行。这个过程保证了仿真器在时间上永远不会回退。<br><br>一个时隙被划分成一组有序的区域：</p>
<ol class="Element630">
<li value="1" class="Element600"><span class="Element146">Preponed</span></li>
<li value="2" class="Element600"><span class="Element146">Pre-active</span></li>
<li value="3" class="Element600"><span class="Element146">Active</span></li>
<li value="4" class="Element600"><span class="Element146">Inactive</span></li>
<li value="5" class="Element600"><span class="Element146">Pre-NBA</span></li>
<li value="6" class="Element600"><span class="Element146">NBA</span></li>
<li value="7" class="Element600"><span class="Element146">Post-NBA</span></li>
<li value="8" class="Element600"><span class="Element146">Observed</span></li>
<li value="9" class="Element600"><span class="Element146">Post-observed</span></li>
<li value="10" class="Element600"> <span class="Element146"> Reactive</span></li>
<li value="11" class="Element600"> <span class="Element146"> Postponed</span></li>
</ol><p class="Element207">
将一个时隙划分成这些有序区域的目的是提供设计和测试平台代码间的可预测的交互作用。<br><br>除了<span class="Element146">Observed</span>和<span class="Element146">Reactive</span>区域以及<span class="Element146">Post-observed</span> PLI区域外，这些区域本质上包含了Verilog 1364-2001标准仿真参考模型，并具有完全相同的确定层次。这就意味着合法的Verilog代码能够在新的机制下无需修改就可以正确地运行。<span class="Element146">Postponed</span>区域是监视信号和其它类似事件的区域。一旦到达<span class="Element146">Postponded</span>区域后，在这个时隙中不允许有新的值变化。<br><br>在SystemVerilog 3.1标准中，<span class="Element146">Observed</span>和<span class="Element146">Reactive</span>区域是新的区域，并且只有来自新的语言结构的事件才能被调度进这些新的区域。<br><br>当特性表达式被触发的时候，<span class="Element146">Observed</span>区域用来计算这些特性表达式。这个确定性的一个标准就是特性计算在任意时钟触发时隙中只能发生一次。在特性计算期间，通过/失败代码应该在当前时隙的<span class="Element146">Reactive</span>区域被调度。<br><br>特性表达式被采样数据的采样时间在时钟控制块中控制。新的#1step采样延时提供了在进入当前时隙之前立即采样数据的能力，并且相对于其它等价结构来说它是一个首选的结构，因为它使得1step的时间延时能够被参数化。这个#1step结构是一个卓有成效的机制，它提供了一个方法来定义采样发生的时间，并且不要求一个事件在前一个时隙中被产生。从概念上讲，这个#1step采样与在当前时隙的<span class="Element146">Preponed</span>区域发生的数据采样相同。<br><br>在程序块、以及来自特性表达式通过/失败代码中说明的代码在<span class="Element146">Reactive</span>区域被调度。<br><br><span class="Element146">Pre-active</span>、<span class="Element146">Pre-NBA</span>和<span class="Element146">Post-NBA</span>在SystemVerilog 3.1中是新的区域，但它们支持现存的PLI回调。<span class="Element146">Post-observed</span>区域在SystemVerilog 3.1中是新的区域并且已经为支持PLI而加入。<br><br><span class="Element146">Pre-active</span>区域专用于一个PLI回调控制点，它使得用户代码能够在Active区域中的事件被计算（参见<a href="00118.html" target="topic">14.4节</a>）之前读取和写入值以及产生事件。<br><br><span class="Element146">Pre-NBA</span>区域专用于一个PLI回调控制点，它使得用户代码能够在NBA区域中的事件被计算（参见<a href="00118.html" target="topic">14.4节</a>）之前读取和写入值以及产生事件。<br><br><span class="Element146">Post-NBA</span>区域专用于一个PLI回调控制点，它使得用户代码能够在NBA区域中的事件被计算（参见<a href="00118.html" target="topic">14.4节</a>）后读取和写入值以及产生事件。<br><br><span class="Element146">Post-observed</span>区域专用于一个PLI回调控制点，它使得用户代码能够在特性被计算（在<span class="Element146">Observed</span>或较早的区域）后读取值。<br><br>事件区域的执行流程在图14-1中描述。 </p><p class="Element207" style="text-align: center">
<img src="Figure_14_1.png" border="0" alt="" title=""><br><strong>图14-1 — 时隙和事件区域的SystemVerilog流程</strong> </p><p class="Element207">
<br><span class="Element146">Active</span>、<span class="Element146">Inactive</span>、<span class="Element146">Pre-NBA</span>、<span class="Element146">NBA</span>、<span class="Element146">Post-NBA</span>、<span class="Element146">Observed</span>、<span class="Element146">Postobserved</span>和<span class="Element146">Reactive</span>区域被称为迭代区域。<br><br><span class="Element146">Preponed</span>区域专用于一个PLI回调控制点上，它使得用户代码在任何线网或变量改变状态之前访问当前时隙上的数据。<br><br>Active区域保留当前被计算的事件并且可以以任意顺序处理。<br><br><span class="Element146">Inactive</span>区域保留将要在所有激活事件被处理后被计算的事件。<br><br>一个显式的<span class="Element146"><span style="color: #800080">#</span><span style="color: #FF0000">0</span></span>延时要求进程被挂起并且将一个事件调度到当前时隙的<span class="Element146">Inactive... <a href="00116.html" target="topic">more</a> </div></td></tr><tr>
<td class="Element202" valign="top" width="50%">
<div class="Element203">
<a href="00118.html" target="topic">14.4 PLI回调控制点</a> </div></td><td class="Element206" valign="top" width="50%">
<div class="Element207">
SystemVerilog中具有两种类型的PLI回调，一种类型的PLI回调当某种特定的行为发生时立即被执行，另外一种PLI回调被显式地注册成一个单次的计算事件。<br><br>我们有可能在任何区域显式地调度一个PLI回调事件。因此，一个显式的PLI回调注册能够被一个tuple (time, region)所识别。<br><br>下面的列表提供了来自不同的当前PLI回调的映射。<br> </p><p class="Element207" style="text-align: center">
<strong>表格14-3：PLI回调</strong> </p><p class="Element207">
</div></td></tr></table></div></div>
</div>
</div>
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</td>
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<td></td>
</tr>
<tr align="center">
<td>
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