📄 00495.html
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<title>4.1 简介（一般信息）</title>
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<a href="00874.html" target="topic">第四章 数组</a></div>
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<a href="#" onmousedown="showPopup(this, 'popup00057');"><img src="seealsolink.png" border="0" alt="" title=""></a> SystemVerilog 3.1a语言参考手册</div>
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</td><td width="33%">
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4.1 简介（一般信息）</div>
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<a name="描述"></a><div class="Element11">
<div class="Element10">
<p class="Element10">
数组是变量的集合，这些变量具有相同的数据类型，并可以使用相同的名字加上一个或多个索引来访问。 </p>
<p class="Element10">
</p>
<p class="Element10">
在C语言中，数组从0开始并以整数的形式进行索引，或者将其转换成指针。尽管整个数组可以作为一个整体被初始化，但在过程语句中，它的每一个元素必须被分离地读或写。 </p>
<p class="Element10">
</p>
<p class="Element10">
在Verilog-2001中，数组使用从左边界到右边界的顺序进行索引。如果它们是向量，它们还可以作为一个整体赋值，而如果他们是数组则不允许这样做。在Verilog-2001中允许多维数组。 </p>
<p class="Element10">
</p>
<p class="Element10">
在Verilog-2001中，所有的数据类型都可以声明成数组。<span style="color: #0000FF">reg</span>、<span style="color: #0000FF">wire</span>以及所有其它线网类型还可以具有向量宽度。在对象名字之前声明的尺寸被称作是“向量宽度”尺寸。在对象名字之后声明的尺寸被称为“数组”尺寸。 </p><div class="Element170">
<a href="#" onclick="CopyElementToClipboard('code00103');">Copy Code</a></div>
<div class="Element13"><div class="Element12" id="code00103"><pre class="Element12"><span style="color: #0000FF">reg</span> <span style="color: #800080">[</span><span style="color: #FF0000">7</span><span style="color: #800080">:</span><span style="color: #FF0000">0</span><span style="color: #800080">]</span> r1 <span style="color: #800080">[</span><span style="color: #FF0000">1</span><span style="color: #800080">:</span><span style="color: #FF0000">256</span><span style="color: #800080">];</span> <span style="color: #008000">// [7:0]是向量宽度，[1:256]是数组尺寸</span></pre></div></div>
<p class="Element10">
SystemVerilog使用术语“压缩数组”来指代在对象名字之前声明尺寸（在Verilog-2001中称为向量宽度）的数组。而在对象名字之后声明尺寸的数组则称为“非压缩数组”。 </p><div class="Element170">
<a href="#" onclick="CopyElementToClipboard('code00104');">Copy Code</a></div>
<div class="Element13"><div class="Element12" id="code00104"><pre class="Element12"><span style="color: #0000FF">bit</span> <span style="color: #800080">[</span><span style="color: #FF0000">7</span><span style="color: #800080">:</span><span style="color: #FF0000">0</span><span style="color: #800080">]</span> c1<span style="color: #800080">;</span> <span style="color: #008000">// 压缩数组</span>
<span style="color: #0000FF">real</span> u <span style="color: #800080">[</span><span style="color: #FF0000">7</span><span style="color: #800080">:</span><span style="color: #FF0000">0</span><span style="color: #800080">];</span> <span style="color: #008000">// 非压缩数组</span></pre></div></div>
<p class="Element10">
通过允许使用多个数组维数，SystemVerilog增强了压缩数组。SystemVerilog提供了过程化地改变一个非压缩数组某一维尺寸的能力。固定尺寸的非压缩数组可以是多维的，并为所有元素都分配固定的存储空间。非压缩数组的每一维都可以声明成固定尺寸的数组或非固定尺寸的数组。动态数组在运行时为元素分配存储空间并提供了选项来改变某一维的尺寸。联合数组在写入的时候独立地为元素分配存储空间。联合数组可以使用任意数据类型进行索引。队列类型的数组可以在运行时根据写入元素的数目自动增长或缩减。</p></div>
</div>
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<a onclick="toggleVisibilityStored('Group');" class="a_Element14"><img src="sectionminus.png" border="0" alt="" title="" id="imgGroup">Group</a></div>
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<a name="Links"></a><div class="Element14">
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<a href="00874.html" target="topic">第四章 数组</a></div>
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</td>
</tr>
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<td></td>
</tr>
<tr align="center">
<td>
<font size=2>除非特别声明，原文版权归作者所有，如有转摘请注明原作者以及译者（<a href="http://www.fpgatech.net/" target="_blank">FPGA技术网</a>）信息。<br />
如果您对本主题有何建议或意见，请登陆<a href="http://www.fpgatech.net/forum/forumdisplay.php?fid=18" target="_blank">FPGA开发者家园</a>提交，您的参与是我们前进的动力。</font>
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