📄 watch.sim.rpt
字号:
; |watch|time:inst|\divclk:cnt[4] ; |watch|time:inst|\divclk:cnt[4] ; dataout ;
; |watch|time:inst|\divclk:cnt[0] ; |watch|time:inst|\divclk:cnt[0] ; dataout ;
; |watch|display:inst6|bcd[0] ; |watch|display:inst6|bcd[0] ; dataout ;
; |watch|inst7~0 ; |watch|inst7~0 ; dataout ;
; |watch|display:inst6|bcd[1] ; |watch|display:inst6|bcd[1] ; dataout ;
; |watch|countdown:inst5|\pro1:cnt3[0]~2311 ; |watch|countdown:inst5|\pro1:cnt3[0]~2311 ; pexpout ;
; |watch|display:inst6|bcd~5276bal ; |watch|display:inst6|bcd~5276bal ; dataout ;
; |watch|CLK ; |watch|CLK ; dataout ;
; |watch|KEYIN[3] ; |watch|KEYIN[3] ; dataout ;
; |watch|KEYIN[2] ; |watch|KEYIN[2] ; dataout ;
; |watch|KEYIN[1] ; |watch|KEYIN[1] ; dataout ;
; |watch|KEYIN[0] ; |watch|KEYIN[0] ; dataout ;
; |watch|LED3 ; |watch|LED3 ; padio ;
; |watch|KEYOUT[2] ; |watch|KEYOUT[2] ; padio ;
; |watch|KEYOUT[3] ; |watch|KEYOUT[3] ; padio ;
; |watch|KEYOUT[1] ; |watch|KEYOUT[1] ; padio ;
; |watch|LED1 ; |watch|LED1 ; padio ;
; |watch|LSD[2] ; |watch|LSD[2] ; padio ;
; |watch|LSD[1] ; |watch|LSD[1] ; padio ;
; |watch|LSD[0] ; |watch|LSD[0] ; padio ;
; |watch|BCD[0] ; |watch|BCD[0] ; padio ;
; |watch|BELL ; |watch|BELL ; padio ;
; |watch|BCD[1] ; |watch|BCD[1] ; padio ;
+-----------------------------------------------------+-----------------------------------------------------+------------------+
The following table displays output ports that do not toggle to 1 during simulation.
+--------------------------------------------------------------------------------------------------------------+
; Missing 1-Value Coverage ;
+---------------------------------------------+---------------------------------------------+------------------+
; Node Name ; Output Port Name ; Output Port Type ;
+---------------------------------------------+---------------------------------------------+------------------+
; |watch|time:inst|clk1 ; |watch|time:inst|clk1 ; dataout ;
; |watch|countdown:inst5|\pro1:sel_reg[0] ; |watch|countdown:inst5|\pro1:sel_reg[0] ; dataout ;
; |watch|countdown:inst5|\pro1:sel_reg[1] ; |watch|countdown:inst5|\pro1:sel_reg[1] ; dataout ;
; |watch|time:inst|\timecount:time_reg[0] ; |watch|time:inst|\timecount:time_reg[0] ; dataout ;
; |watch|keyscan:inst8|treg2[0] ; |watch|keyscan:inst8|treg2[0] ; dataout ;
; |watch|keyscan:inst8|treg1[0] ; |watch|keyscan:inst8|treg1[0] ; dataout ;
; |watch|keyscan:inst8|treg2[1] ; |watch|keyscan:inst8|treg2[1] ; dataout ;
; |watch|keyscan:inst8|treg1[1] ; |watch|keyscan:inst8|treg1[1] ; dataout ;
; |watch|countdown:inst5|\pro1:cnt1[0] ; |watch|countdown:inst5|\pro1:cnt1[0] ; dataout ;
; |watch|time:inst|\timecount:time_reg[2] ; |watch|time:inst|\timecount:time_reg[2] ; dataout ;
; |watch|keyscan:inst8|treg2[2] ; |watch|keyscan:inst8|treg2[2] ; dataout ;
; |watch|keyscan:inst8|treg1[2] ; |watch|keyscan:inst8|treg1[2] ; dataout ;
; |watch|countdown:inst5|\pro1:cnt1[1] ; |watch|countdown:inst5|\pro1:cnt1[1] ; dataout ;
; |watch|time:inst|\timecount:time_reg[3] ; |watch|time:inst|\timecount:time_reg[3] ; dataout ;
; |watch|keyscan:inst8|treg2[3] ; |watch|keyscan:inst8|treg2[3] ; dataout ;
; |watch|keyscan:inst8|treg1[3] ; |watch|keyscan:inst8|treg1[3] ; dataout ;
; |watch|countdown:inst5|\pro1:cnt1[2] ; |watch|countdown:inst5|\pro1:cnt1[2] ; dataout ;
; |watch|time:inst|\timecount:time_reg[4] ; |watch|time:inst|\timecount:time_reg[4] ; dataout ;
; |watch|keyscan:inst8|treg2[4] ; |watch|keyscan:inst8|treg2[4] ; dataout ;
; |watch|keyscan:inst8|treg1[4] ; |watch|keyscan:inst8|treg1[4] ; dataout ;
; |watch|countdown:inst5|\pro1:cnt1[3] ; |watch|countdown:inst5|\pro1:cnt1[3] ; dataout ;
; |watch|countdown:inst5|\pro1:cnt2[0] ; |watch|countdown:inst5|\pro1:cnt2[0] ; dataout ;
; |watch|keyscan:inst8|treg2[5] ; |watch|keyscan:inst8|treg2[5] ; dataout ;
; |watch|keyscan:inst8|treg1[5] ; |watch|keyscan:inst8|treg1[5] ; dataout ;
; |watch|time:inst|\timecount:time_reg[6] ; |watch|time:inst|\timecount:time_reg[6] ; dataout ;
; |watch|keyscan:inst8|treg2[6] ; |watch|keyscan:inst8|treg2[6] ; dataout ;
; |watch|keyscan:inst8|treg1[6] ; |watch|keyscan:inst8|treg1[6] ; dataout ;
; |watch|countdown:inst5|\pro1:cnt2[1] ; |watch|countdown:inst5|\pro1:cnt2[1] ; dataout ;
; |watch|countdown:inst5|\pro1:cnt2[2] ; |watch|countdown:inst5|\pro1:cnt2[2] ; dataout ;
; |watch|time:inst|\timecount:time_reg[7] ; |watch|time:inst|\timecount:time_reg[7] ; dataout ;
; |watch|keyscan:inst8|treg2[7] ; |watch|keyscan:inst8|treg2[7] ; dataout ;
; |watch|keyscan:inst8|treg1[7] ; |watch|keyscan:inst8|treg1[7] ; dataout ;
; |watch|countdown:inst5|\pro1:cnt2[3] ; |watch|countdown:inst5|\pro1:cnt2[3] ; dataout ;
; |watch|countdown:inst5|\pro1:cnt3[0] ; |watch|countdown:inst5|\pro1:cnt3[0] ; dataout ;
; |watch|time:inst|\timecount:time_reg[8] ; |watch|time:inst|\timecount:time_reg[8] ; dataout ;
; |watch|keyscan:inst8|treg2[8] ; |watch|keyscan:inst8|treg2[8] ; dataout ;
; |watch|keyscan:inst8|treg1[8] ; |watch|keyscan:inst8|treg1[8] ; dataout ;
; |watch|countdown:inst5|\pro1:cnt3[1] ; |watch|countdown:inst5|\pro1:cnt3[1] ; dataout ;
; |watch|countdown:inst5|\pro1:cnt3[2] ; |watch|countdown:inst5|\pro1:cnt3[2] ; dataout ;
; |watch|time:inst|\timecount:time_reg[9] ; |watch|time:inst|\timecount:time_reg[9] ; dataout ;
; |watch|keyscan:inst8|treg2[9] ; |watch|keyscan:inst8|treg2[9] ; dataout ;
; |watch|keyscan:inst8|treg1[9] ; |watch|keyscan:inst8|treg1[9] ; dataout ;
; |watch|countdown:inst5|\pro1:cnt3[3] ; |watch|countdown:inst5|\pro1:cnt3[3] ; dataout ;
; |watch|display:inst6|bcd~5288 ; |watch|display:inst6|bcd~5288 ; dataout ;
; |watch|time:inst|\timecount:time_reg[10] ; |watch|time:inst|\timecount:time_reg[10] ; dataout ;
; |watch|keyscan:inst8|treg2[10] ; |watch|keyscan:inst8|treg2[10] ; dataout ;
; |watch|keyscan:inst8|treg1[10] ; |watch|keyscan:inst8|treg1[10] ; dataout ;
; |watch|display:inst6|bcd~5300 ; |watch|display:inst6|bcd~5300 ; dataout ;
; |watch|time:inst|\timecount:time_reg[11] ; |watch|time:inst|\timecount:time_reg[11] ; dataout ;
; |watch|keyscan:inst8|treg2[11] ; |watch|keyscan:inst8|treg2[11] ; dataout ;
; |watch|keyscan:inst8|treg1[11] ; |watch|keyscan:inst8|treg1[11] ; dataout ;
; |watch|display:inst6|bcd[3] ; |watch|display:inst6|bcd[3] ; dataout ;
; |watch|keyscan:inst8|Mux31~347 ; |watch|keyscan:inst8|Mux31~347 ; pexpout ;
; |watch|keyscan:inst8|Mux30~288 ; |watch|keyscan:inst8|Mux30~288 ; pexpout ;
; |watch|countdown:inst5|\pro1:cnt1[1]~20 ; |watch|countdown:inst5|\pro1:cnt1[1]~20 ; pexpout ;
; |watch|countdown:inst5|\pro1:cnt1[1]~22 ; |watch|countdown:inst5|\pro1:cnt1[1]~22 ; pexpout ;
; |watch|countdown:inst5|\pro1:cnt1[2]~20 ; |watch|countdown:inst5|\pro1:cnt1[2]~20 ; pexpout ;
; |watch|countdown:inst5|\pro1:cnt1[3]~13 ; |watch|countdown:inst5|\pro1:cnt1[3]~13 ; pexpout ;
; |watch|time:inst|\timecount:time_reg[5]~26 ; |watch|time:inst|\timecount:time_reg[5]~26 ; pexpout ;
; |watch|countdown:inst5|\pro1:cnt2[1]~20 ; |watch|countdown:inst5|\pro1:cnt2[1]~20 ; pexpout ;
; |watch|countdown:inst5|\pro1:cnt2[1]~22 ; |watch|countdown:inst5|\pro1:cnt2[1]~22 ; pexpout ;
; |watch|countdown:inst5|\pro1:cnt2[2]~20 ; |watch|countdown:inst5|\pro1:cnt2[2]~20 ; pexpout ;
; |watch|time:inst|\timecount:time_reg[7]~26 ; |watch|time:inst|\timecount:time_reg[7]~26 ; pexpout ;
; |watch|countdown:inst5|\pro1:cnt2[3]~13 ; |watch|countdown:inst5|\pro1:cnt2[3]~13 ; pexpout ;
; |watch|time:inst|\timecount:time_reg[8]~25 ; |watch|time:inst|\timecount:time_reg[8]~25 ; pexpout ;
; |watch|countdown:inst5|\pro1:cnt3[1]~416 ; |watch|countdown:inst5|\pro1:cnt3[1]~416 ; pexpout ;
; |watch|countdown:inst5|\pro1:cnt3[1]~418 ; |watch|countdown:inst5|\pro1:cnt3[1]~418 ; pexpout ;
; |watch|countdown:inst5|\pro1:cnt3[2]~21 ; |watch|countdown:inst5|\pro1:cnt3[2]~21 ; pexpout ;
; |watch|time:inst|\timecount:time_reg[9]~25 ; |watch|time:inst|\timecount:time_reg[9]~25 ; pexpout ;
; |watch|countdown:inst5|\pro1:cnt3[3]~608 ; |watch|countdown:inst5|\pro1:cnt3[3]~608 ; pexpout ;
; |watch|display:inst6|bcd~5313 ; |watch|display:inst6|bcd~5313 ; pexpout ;
; |watch|time:inst|\timecount:time_reg[10]~25 ; |watch|time:inst|\timecount:time_reg[10]~25 ; pexpout ;
; |watch|display:inst6|bcd~5319 ; |watch|display:inst6|bcd~5319 ; pexpout ;
; |watch|time:inst|\timecount:time_reg[11]~25 ; |watch|time:inst|\timecount:time_reg[11]~25 ; pexpout ;
; |watch|display:inst6|bcd~5325 ; |watch|display:inst6|bcd~5325 ; pexpout ;
; |watch|display:inst6|bcd~5330 ; |watch|display:inst6|bcd~5330 ; pexpout ;
; |watch|~VCC~0 ; |watch|~VCC~0 ; dataout ;
; |watch|display:inst6|bcd~5269sexp2bal ; |watch|display:inst6|bcd~5269sexp2bal ; dataout ;
; |watch|display:inst6|bcd~5275sexp2bal ; |watch|display:inst6|bcd~5275sexp2bal ; dataout ;
; |watch|RESET ; |watch|RESET ; dataout ;
; |watch|KEYOUT[0] ; |watch|KEYOUT[0] ; padio ;
; |watch|BCD[2] ; |watch|BCD[2] ; padio ;
; |watch|BCD[3] ; |watch|BCD[3] ; padio ;
+---------------------------------------------+---------------------------------------------+------------------+
The following table displays output ports that do not toggle to 0 during simulation.
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