watch.cdf

一个用VHDL编程基于CPLD的EDA实验板开发可以实现顺计时和倒计时的秒表。要求计时的范围为00.0S~99.9S

/* Quartus II Version 6.0 Build 178 04/27/2006 SJ Full Version */
JedecChain;
	FileRevision(JESD32A);
	DefaultMfr(6E);

	P ActionCode(Cfg)
		Device PartName(EPM7128SL84) Path("") File("watch.pof") MfrSpec(OpMask(23));

ChainEnd;

AlteraBegin;
	ChainType(JTAG);
AlteraEnd;