clock.v

来自「以前在学校里的课程设计」· Verilog 代码 · 共 14 行

`timescale 1ns/10ps
module clock (clk);
   parameter cyc=5; //???????
   
   output    clk;
   reg       clk;
 
   initial 
      clk=0;
   always 
      #cyc clk=~clk;
      
endmodule