clocktop.v

来自「一个在Xilinx spartan3实现的时钟」· Verilog 代码 · 共 41 行

`timescale 1ns / 100ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date:    16:13:12 07/24/2007 
// Design Name: 
// Module Name:    clocktop 
// Project Name: 
// Target Devices: 
// Tool versions: 
// Description: 
//
// Dependencies: 
//
// Revision: 
// Revision 0.01 - File Created
// Additional Comments: 
//
//////////////////////////////////////////////////////////////////////////////////
module clocktop(clk, b1, b2, b3, b4, P, N);
    input clk;
    input b1;
    input b2;
    input b3;
    input b4;
    output [3:0] P;
    output [7:0] N;
	 
	 wire noshakeb1,noshakeb2,noshakeb3,noshakeb4;
	 
	 noshake shake(clk, b1, b2, b3, b4, 
						noshakeb1, noshakeb2, noshakeb3, noshakeb4);
	 clockcore clockkernel(clk, noshakeb1, noshakeb2, 
									noshakeb3, noshakeb4, P, N);

	//assign P = 4'b1111;
	//assign N = 4'b10001000;

endmodule