xianshi.v

来自「使用vriloge硬件描述语言设计数字频率计」· Verilog 代码 · 共 25 行

module xianshi(COM,a,b,c,d,e,f,g);
input[3:0]COM;
output a,b,c,d,e,f,g;
reg a,b,c,d,e,f,g;
always @(COM)
      begin
           case(COM)
               4'b0000:{g,f,e,d,c,b,a}= 7'b0111111; // 0
               4'b0001:{g,f,e,d,c,b,a}= 7'b0000110; // 1
               4'b0010:{g,f,e,d,c,b,a}= 7'b1011011; // 2
               4'b0011:{g,f,e,d,c,b,a}= 7'b1001111; // 3
               4'b0100:{g,f,e,d,c,b,a}= 7'b1100110; // 4
               4'b0101:{g,f,e,d,c,b,a}= 7'b1101101; // 5
               4'b0110:{g,f,e,d,c,b,a}= 7'b1111101; // 6
               4'b0111:{g,f,e,d,c,b,a}= 7'b0000111; // 7
               4'b1000:{g,f,e,d,c,b,a}= 7'b1111111;  // 8
               4'b1001:{g,f,e,d,c,b,a}= 7'b1101111;  // 9
               default {g,f,e,d,c,b,a}= 7'b0000000;
           endcase
      end
endmodule