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library verilog;use verilog.vl_types.all;entity mux2to1 is port( mux2_sel : in vl_logic; mux2_a : in vl_logic_vector(9 downto 0); mux2_b : in vl_logic_vector(9 downto 0); mux2_out : out vl_logic_vector(9 downto 0) );end mux2to1;
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