📄 dds.fit.rpt
字号:
+----------------------------------------------------------------------+
; PLL Summary ;
+-----------------------------+----------------------------------------+
; Name ; DPLL:inst4|altpll:altpll_component|pll ;
+-----------------------------+----------------------------------------+
; PLL type ; - ;
; Scan chain ; None ;
; PLL mode ; Normal ;
; Feedback source ; -- ;
; Compensate clock ; clock0 ;
; Switchover on loss of clock ; -- ;
; Switchover counter ; -- ;
; Primary clock ; -- ;
; Input frequency 0 ; 40.0 MHz ;
; Input frequency 1 ; -- ;
; Nominal PFD frequency ; 40.0 MHz ;
; Nominal VCO frequency ; 800.0 MHz ;
; Freq min lock ; 24.55 MHz ;
; Freq max lock ; 50.0 MHz ;
; Clock Offset ; 0 ps ;
; M VCO Tap ; 0 ;
; M Initial ; 1 ;
; M value ; 20 ;
; N value ; 1 ;
; M counter delay ; -- ;
; N counter delay ; -- ;
; M2 value ; -- ;
; N2 value ; -- ;
; SS counter ; -- ;
; Downspread ; -- ;
; Spread frequency ; -- ;
; enable0 counter ; -- ;
; enable1 counter ; -- ;
; Real time reconfigurable ; -- ;
; Scan chain MIF file ; -- ;
; Preserve counter order ; Off ;
; PLL location ; PLL_1 ;
; Inclk0 signal ; clk ;
; Inclk1 signal ; -- ;
; Inclk0 signal type ; Dedicated Pin ;
; Inclk1 signal type ; -- ;
+-----------------------------+----------------------------------------+
+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; PLL Usage ;
+------------------------------------------+--------------+------+-----+------------------+-------------+-------+------------+---------+---------------+---------------+------------+---------+---------+
; Name ; Output Clock ; Mult ; Div ; Output Frequency ; Phase Shift ; Delay ; Duty Cycle ; Counter ; Counter Delay ; Counter Value ; High / Low ; Initial ; VCO Tap ;
+------------------------------------------+--------------+------+-----+------------------+-------------+-------+------------+---------+---------------+---------------+------------+---------+---------+
; DPLL:inst4|altpll:altpll_component|_clk0 ; clock0 ; 2 ; 1 ; 80.0 MHz ; 0 (0 ps) ; 0 ps ; 50/50 ; G1 ; -- ; 10 ; 5/5 Even ; 1 ; 0 ;
+------------------------------------------+--------------+------+-----+------------------+-------------+-------+------------+---------+---------------+---------------+------------+---------+---------+
+------------------------------------------------------------------+
; Output Pin Default Load For Reported TCO ;
+---------------------+-------+------------------------------------+
; I/O Standard ; Load ; Termination Resistance ;
+---------------------+-------+------------------------------------+
; 3.3-V LVTTL ; 10 pF ; Not Available ;
; 3.3-V LVCMOS ; 10 pF ; Not Available ;
; 2.5 V ; 10 pF ; Not Available ;
; 1.8 V ; 10 pF ; Not Available ;
; 1.5 V ; 10 pF ; Not Available ;
; SSTL-3 Class I ; 30 pF ; 50 Ohm (Parallel), 25 Ohm (Serial) ;
; SSTL-3 Class II ; 30 pF ; 25 Ohm (Parallel), 25 Ohm (Serial) ;
; SSTL-2 Class I ; 30 pF ; 50 Ohm (Parallel), 25 Ohm (Serial) ;
; SSTL-2 Class II ; 30 pF ; 25 Ohm (Parallel), 25 Ohm (Serial) ;
; Differential SSTL-2 ; 10 pF ; (See SSTL-2) ;
; LVDS ; 4 pF ; 100 Ohm (Differential) ;
; RSDS ; 10 pF ; 100 Ohm (Differential) ;
+---------------------+-------+------------------------------------+
Note: User assignments will override these defaults. The user specified values are listed in the Output Pins and Bidir Pins tables.
+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fitter Resource Utilization by Entity ;
+------------------------------------------------------------------------------------------------------+-------------+--------------+-------------+------+------+--------------+--------------+-------------------+------------------+-----------------+------------+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+--------------+
; Compilation Hierarchy Node ; Logic Cells ; LC Registers ; Memory Bits ; M4Ks ; Pins ; Virtual Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Carry Chain LCs ; Packed LCs ; Full Hierarchy Name ; Library Name ;
+------------------------------------------------------------------------------------------------------+-------------+--------------+-------------+------+------+--------------+--------------+-------------------+------------------+-----------------+------------+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+--------------+
; |dds ; 730 (1) ; 584 ; 15360 ; 5 ; 19 ; 0 ; 146 (1) ; 227 (0) ; 357 (0) ; 108 (0) ; 16 (0) ; |dds ; work ;
; |AddrLock:inst3| ; 32 (32) ; 32 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 16 (16) ; 16 (16) ; 16 (16) ; 0 (0) ; |dds|AddrLock:inst3 ; work ;
; |DPLL:inst4| ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |dds|DPLL:inst4 ; work ;
; |altpll:altpll_component| ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |dds|DPLL:inst4|altpll:altpll_component ; work ;
; |lpm_add_pharse:inst1| ; 33 (0) ; 33 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 33 (0) ; 33 (0) ; 0 (0) ; |dds|lpm_add_pharse:inst1 ; work ;
; |lpm_add_sub:lpm_add_sub_component| ; 33 (0) ; 33 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 33 (0) ; 33 (0) ; 0 (0) ; |dds|lpm_add_pharse:inst1|lpm_add_sub:lpm_add_sub_component ; work ;
; |addcore:adder1[0]| ; 17 (0) ; 17 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 17 (0) ; 17 (0) ; 0 (0) ; |dds|lpm_add_pharse:inst1|lpm_add_sub:lpm_add_sub_component|addcore:adder1[0] ; work ;
; |a_csnbuffer:result_node| ; 17 (17) ; 17 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 17 (17) ; 17 (17) ; 0 (0) ; |dds|lpm_add_pharse:inst1|lpm_add_sub:lpm_add_sub_component|addcore:adder1[0]|a_csnbuffer:result_node ; work ;
; |addcore:adder1_0[1]| ; 16 (0) ; 16 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 16 (0) ; 16 (0) ; 0 (0) ; |dds|lpm_add_pharse:inst1|lpm_add_sub:lpm_add_sub_component|addcore:adder1_0[1] ; work ;
; |a_csnbuffer:result_node| ; 16 (16) ; 16 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 16 (16) ; 16 (16) ; 0 (0) ; |dds|lpm_add_pharse:inst1|lpm_add_sub:lpm_add_sub_component|addcore:adder1_0[1]|a_csnbuffer:result_node ; work ;
; |lpm_constant0:inst2| ; 90 (0) ; 75 ; 0 ; 0 ; 0 ; 0 ; 15 (0) ; 22 (0) ; 53 (0) ; 0 (0) ; 0 (0) ; |dds|lpm_constant0:inst2 ; work ;
; |lpm_constant0_lpm_constant_ama:lpm_constant0_lpm_constant_ama_component| ; 90 (0) ; 75 ; 0 ; 0 ; 0 ; 0 ; 15 (0) ; 22 (0) ; 53 (0) ; 0 (0) ; 0 (0) ; |dds|lpm_constant0:inst2|lpm_constant0_lpm_constant_ama:lpm_constant0_lpm_constant_ama_component ; work ;
; |sld_mod_ram_rom:mgl_prim1| ; 90 (73) ; 75 ; 0 ; 0 ; 0 ; 0 ; 15 (6) ; 22 (22) ; 53 (45) ; 0 (0) ; 0 (0) ; |dds|lpm_constant0:inst2|lpm_constant0_lpm_constant_ama:lpm_constant0_lpm_constant_ama_component|sld_mod_ram_rom:mgl_prim1 ⌨️ 快捷键说明
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