📄 第6节 verilog常用程序示例 -与非网专题： fpga开发实用教程.htm
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S2: next_state = S1; <BR>
default: next_state = S2;
<BR> endcase <BR>end
<BR><BR>// 完成状态机的外部逻辑 <BR>always @(current_state or ) begin
<BR>
case(current_state) <BR> S1: <BR> S2:
<BR>
default: <BR> endcase
<BR>end </P>
<UL>
<LI> 综合状态机的一般原则 </LI></UL>
<P>在硬件描述语言中，许多基于仿真的语句虽然符合语法规则，但是不能映射到硬件逻辑电路单元，如果要最终实现硬件设计，必须写出可以综合的程序。通常，综合的原则为：</P>
<OL>
<LI>综合之前一定要进行仿真，仿真会暴露逻辑错误。如果不做仿真，没有发现的逻辑错误会进入综合器，使综合的结果产生同样的逻辑错误。
<LI> 每一次布线之后都要进行仿真，在器件编程或流片之前一定要进行最后的仿真。
<LI> 用Verilog HDL描述的异步状态机是不能综合的，应该避免用综合器来设计。在必须设计异步状态机时，建议用电路图输入的方法
<LI>状态机应该有一个异步或同步复位端，以便在通电时将硬件电路复位到有效状态。建议使用异步复位以简化硬件开销。
<LI>时序逻辑电路建模时，用非阻塞赋值。用always块写组合逻辑时，采用阻塞赋值。不要在多个always块中为同一个变量赋值。
<LI> always块中应该避免组合反馈回路。在赋值表达式右端参与赋值的信号都必须出现在敏感信号列表中，否则在综合时，会为没有列出的信号隐含地产生一个透明锁存器。
</LI></OL>
<P> </P>
<P align=center><A href="http://www.eefocus.com/article/08-03/37221s.html"><FONT
color=#0000ff><<上一节</FONT></A><FONT color=#0000ff>
</FONT><A href="http://www.eefocus.com/article/08-03/37234s.html"><FONT
color=#0000ff>下一节>></FONT></A></P></DIV>
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target=_blank>晶体管电路设计(下)</A></H6></DIV>
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