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library verilog;use verilog.vl_types.all;entity ctc_dpram_1 is port( clock : in vl_logic; data : in vl_logic_vector(23 downto 0); rdaddress : in vl_logic_vector(11 downto 0); rden : in vl_logic; wraddress : in vl_logic_vector(10 downto 0); wren : in vl_logic; q : out vl_logic_vector(11 downto 0) );end ctc_dpram_1;
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