複製 -for4bitmux4.v

来自「verilog除頻器可用於編碼段運用可以穩定電路設計」· Verilog 代码 · 共 27 行

module for4bitmux4(a,b,c,d,sel,y,ds,p);
input [3:0] a,b,c,d;
input [1:0] sel;
output [3:0] y,ds;
output p;
reg [3:0] y,ds;
reg p;
always@(sel or a or b or c or d)
begin
case(sel)
2'b00:   begin
            y=d;ds=4'b0001;p=0;
         end
2'b01:   begin
            y=c;ds=4'b0010;p=0;
         end   
2'b10:   begin
            y=b;ds=4'b0100;p=1;
         end
default:   begin
            y=a;ds=4'b1000;p=0;
           end
endcase
end
endmodule