mult.rpt
来自「简单的CPU设计数字系统实验」· RPT 代码 · 共 916 行 · 第 1/5 页
RPT
916 行
Logic Column Row
Array Interconnect Interconnect Clears/ External
Block Logic Cells Driven Driven Clocks Presets Interconnect
A1 7/ 8( 87%) 0/ 8( 0%) 5/ 8( 62%) 0/2 0/2 10/22( 45%)
A2 8/ 8(100%) 0/ 8( 0%) 2/ 8( 25%) 0/2 0/2 9/22( 40%)
A4 8/ 8(100%) 0/ 8( 0%) 4/ 8( 50%) 0/2 0/2 11/22( 50%)
A5 8/ 8(100%) 0/ 8( 0%) 6/ 8( 75%) 0/2 0/2 9/22( 40%)
A6 8/ 8(100%) 0/ 8( 0%) 3/ 8( 37%) 0/2 0/2 9/22( 40%)
A8 8/ 8(100%) 0/ 8( 0%) 3/ 8( 37%) 0/2 0/2 11/22( 50%)
A9 8/ 8(100%) 0/ 8( 0%) 5/ 8( 62%) 0/2 0/2 10/22( 45%)
A10 8/ 8(100%) 0/ 8( 0%) 2/ 8( 25%) 0/2 0/2 11/22( 50%)
A11 8/ 8(100%) 0/ 8( 0%) 5/ 8( 62%) 0/2 0/2 7/22( 31%)
A13 8/ 8(100%) 0/ 8( 0%) 3/ 8( 37%) 0/2 0/2 9/22( 40%)
A14 1/ 8( 12%) 0/ 8( 0%) 1/ 8( 12%) 0/2 0/2 2/22( 9%)
A15 8/ 8(100%) 0/ 8( 0%) 6/ 8( 75%) 0/2 0/2 11/22( 50%)
A16 8/ 8(100%) 2/ 8( 25%) 1/ 8( 12%) 0/2 0/2 10/22( 45%)
A17 5/ 8( 62%) 0/ 8( 0%) 4/ 8( 50%) 0/2 0/2 8/22( 36%)
A18 8/ 8(100%) 0/ 8( 0%) 5/ 8( 62%) 0/2 0/2 13/22( 59%)
A19 8/ 8(100%) 0/ 8( 0%) 6/ 8( 75%) 0/2 0/2 9/22( 40%)
A20 8/ 8(100%) 1/ 8( 12%) 3/ 8( 37%) 0/2 0/2 10/22( 45%)
A21 8/ 8(100%) 2/ 8( 25%) 1/ 8( 12%) 0/2 0/2 9/22( 40%)
A22 8/ 8(100%) 0/ 8( 0%) 4/ 8( 50%) 0/2 0/2 13/22( 59%)
A23 8/ 8(100%) 0/ 8( 0%) 4/ 8( 50%) 0/2 0/2 15/22( 68%)
A24 8/ 8(100%) 1/ 8( 12%) 3/ 8( 37%) 0/2 0/2 7/22( 31%)
Embedded Column Row
Array Embedded Interconnect Interconnect Read/ External
Block Cells Driven Driven Clocks Write Interconnect
Total dedicated input pins used: 6/6 (100%)
Total I/O pins used: 18/96 ( 18%)
Total logic cells used: 157/1152 ( 13%)
Total embedded cells used: 0/48 ( 0%)
Total EABs used: 0/6 ( 0%)
Average fan-in: 3.52/4 ( 88%)
Total fan-in: 554/4608 ( 12%)
Total input pins required: 16
Total input I/O cell registers required: 0
Total output pins required: 8
Total output I/O cell registers required: 0
Total buried I/O cell registers required: 0
Total bidirectional pins required: 0
Total reserved pins required 0
Total logic cells required: 157
Total flipflops required: 0
Total packed registers required: 0
Total logic cells in carry chains: 0
Total number of carry chains: 0
Total logic cells in cascade chains: 0
Total number of cascade chains: 0
Total single-pin Clock Enables required: 0
Total single-pin Output Enables required: 0
Synthesized logic cells: 55/1152 ( 4%)
Logic Cell and Embedded Cell Counts
Column: 01 02 03 04 05 06 07 08 09 10 11 12 EA 13 14 15 16 17 18 19 20 21 22 23 24 Total(LC/EC)
A: 7 8 0 8 8 8 0 8 8 8 8 0 0 8 1 8 8 5 8 8 8 8 8 8 8 157/0
B: 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0/0
C: 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0/0
D: 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0/0
E: 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0/0
F: 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0/0
Total: 7 8 0 8 8 8 0 8 8 8 8 0 0 8 1 8 8 5 8 8 8 8 8 8 8 157/0
Device-Specific Information:c:\documents and settings\user\cpu_design\cpu_module\mult.rpt
mult
** INPUTS **
Fan-In Fan-Out
Pin LC EC Row Col Primitive Code INP FBK OUT FBK Name
72 - - - 03 INPUT 0 0 0 11 a0
113 - - - 03 INPUT 0 0 0 16 a1
125 - - - -- INPUT 0 0 0 19 a2
102 - - A -- INPUT 0 0 0 22 a3
7 - - A -- INPUT 0 0 0 18 a4
37 - - - 23 INPUT 0 0 0 14 a5
126 - - - -- INPUT 0 0 0 20 a6
100 - - A -- INPUT 0 0 0 16 a7
144 - - A -- INPUT 0 0 0 14 b0
62 - - - 11 INPUT 0 0 0 18 b1
143 - - A -- INPUT 0 0 0 17 b2
56 - - - -- INPUT 0 0 0 18 b3
101 - - A -- INPUT 0 0 0 16 b4
124 - - - -- INPUT 0 0 0 18 b5
54 - - - -- INPUT 0 0 0 20 b6
55 - - - -- INPUT 0 0 0 16 b7
Code:
s = Synthesized pin or logic cell
+ = Synchronous flipflop
/ = Slow slew-rate output
! = NOT gate push-back
r = Fitter-inserted logic cell
@ = Uses single-pin Clock Enable
& = Uses single-pin Output Enable
Device-Specific Information:c:\documents and settings\user\cpu_design\cpu_module\mult.rpt
mult
** OUTPUTS **
Fed By Fed By Fan-In Fan-Out
Pin LC EC Row Col Primitive Code INP FBK OUT FBK Name
109 - - A -- OUTPUT 0 1 0 0 r0
48 - - - 15 OUTPUT 0 1 0 0 r1
47 - - - 16 OUTPUT 0 1 0 0 r2
41 - - - 20 OUTPUT 0 1 0 0 r3
142 - - - 24 OUTPUT 0 1 0 0 r4
39 - - - 21 OUTPUT 0 1 0 0 r5
38 - - - 22 OUTPUT 0 1 0 0 r6
8 - - A -- OUTPUT 0 1 0 0 r7
Code:
s = Synthesized pin or logic cell
+ = Synchronous flipflop
/ = Slow slew-rate output
! = NOT gate push-back
r = Fitter-inserted logic cell
@ = Uses single-pin Clock Enable
& = Uses single-pin Output Enable
Device-Specific Information:c:\documents and settings\user\cpu_design\cpu_module\mult.rpt
mult
** BURIED LOGIC **
Fan-In Fan-Out
IOC LC EC Row Col Primitive Code INP FBK OUT FBK Name
- 1 - A 09 OR2 0 3 0 1 |LPM_MULT:1|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|:128
- 4 - A 04 OR2 0 4 0 1 |LPM_MULT:1|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|:148
- 6 - A 04 OR2 s 0 3 0 2 |LPM_MULT:1|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|~149~1
- 2 - A 16 OR2 s 0 2 0 2 |LPM_MULT:1|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|~150~1
- 5 - A 16 OR2 s 0 2 0 2 |LPM_MULT:1|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|~151~1
- 6 - A 20 OR2 s 0 2 0 2 |LPM_MULT:1|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|~152~1
- 5 - A 24 OR2 s 0 4 0 2 |LPM_MULT:1|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|~153~1
- 1 - A 21 OR2 0 3 0 2 |LPM_MULT:1|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|:154
- 4 - A 21 OR2 4 0 0 2 |LPM_MULT:1|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|:155
- 7 - A 09 OR2 0 3 0 1 |LPM_MULT:1|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|:166
- 7 - A 21 AND2 4 0 0 1 |LPM_MULT:1|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|:231
- 8 - A 04 OR2 0 4 0 2 |LPM_MULT:1|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|:319
- 3 - A 04 OR2 0 4 0 2 |LPM_MULT:1|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|:320
- 7 - A 16 OR2 0 3 0 2 |LPM_MULT:1|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|:321
- 7 - A 20 OR2 0 3 0 2 |LPM_MULT:1|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|:322
- 3 - A 20 OR2 0 3 0 2 |LPM_MULT:1|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|:323
- 3 - A 24 OR2 0 4 0 2 |LPM_MULT:1|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|:324
- 3 - A 21 OR2 0 3 0 2 |LPM_MULT:1|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|:325
- 7 - A 08 OR2 0 3 0 1 |LPM_MULT:1|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|:140
- 7 - A 04 OR2 0 4 0 2 |LPM_MULT:1|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|:142
- 4 - A 23 OR2 0 4 0 2 |LPM_MULT:1|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|:143
- 4 - A 22 OR2 0 4 0 2 |LPM_MULT:1|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|:144
- 1 - A 20 OR2 0 4 0 2 |LPM_MULT:1|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|:145
- 1 - A 24 OR2 0 4 0 2 |LPM_MULT:1|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|:146
- 6 - A 15 OR2 2 2 0 2 |LPM_MULT:1|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|:147
- 4 - A 08 OR2 0 4 0 1 |LPM_MULT:1|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|:157
- 5 - A 09 OR2 0 4 0 2 |LPM_MULT:1|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|:159
- 7 - A 24 OR2 0 4 0 3 |LPM_MULT:1|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|:218
- 2 - A 19 OR2 2 2 0 2 |LPM_MULT:1|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|:219
- 2 - A 08 OR2 0 4 0 2 |LPM_MULT:1|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|:302
- 4 - A 09 OR2 s 0 4 0 3 |LPM_MULT:1|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|~303~1
- 6 - A 09 AND2 s 0 2 0 2 |LPM_MULT:1|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|~303~2
- 5 - A 04 OR2 0 4 0 3 |LPM_MULT:1|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|:304
- 2 - A 23 OR2 0 4 0 3 |LPM_MULT:1|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|:305
- 1 - A 22 OR2 0 4 0 3 |LPM_MULT:1|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|:306
- 8 - A 20 OR2 0 4 0 3 |LPM_MULT:1|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|:307
- 3 - A 08 OR2 0 3 0 1 |LPM_MULT:1|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_cell:adder0|:133
- 2 - A 09 OR2 0 3 0 2 |LPM_MULT:1|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_cell:adder0|:134
- 2 - A 10 OR2 0 4 0 2 |LPM_MULT:1|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_cell:adder0|:135
- 1 - A 23 OR2 0 4 0 2 |LPM_MULT:1|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_cell:adder0|:136
⌨️ 快捷键说明
复制代码Ctrl + C
搜索代码Ctrl + F
全屏模式F11
增大字号Ctrl + =
减小字号Ctrl + -
显示快捷键?