📄 time.fit.rpt
字号:
; ena ; ; ;
; - cnt:inst1|cqi[2] ; 0 ; ON ;
; - cnt:inst1|cqi[1] ; 0 ; ON ;
; - cnt:inst1|cqi[0] ; 0 ; ON ;
; - cnt:inst1|cqi[3] ; 0 ; ON ;
; - cnt:inst2|cqi[2] ; 0 ; ON ;
; - cnt:inst2|cqi[1] ; 0 ; ON ;
; - cnt:inst2|cqi[0] ; 0 ; ON ;
; - cnt:inst2|cqi[3] ; 0 ; ON ;
; - cnt:inst3|cqi[2] ; 0 ; ON ;
; - cnt:inst3|cqi[1] ; 0 ; ON ;
; - cnt:inst3|cqi[0] ; 0 ; ON ;
; - cnt:inst3|cqi[3] ; 0 ; ON ;
; - cnt:inst4|cqi[2] ; 0 ; ON ;
; - cnt:inst4|cqi[1] ; 0 ; ON ;
; - cnt:inst4|cqi[0] ; 0 ; ON ;
; - cnt:inst5|cqi[2] ; 0 ; ON ;
; - cnt:inst5|cqi[1] ; 0 ; ON ;
; - cnt:inst5|cqi[0] ; 0 ; ON ;
; - cnt:inst5|cqi[3] ; 0 ; ON ;
; - cnt:inst6|cqi[2] ; 0 ; ON ;
; - cnt:inst6|cqi[1] ; 0 ; ON ;
; - cnt:inst6|cqi[0] ; 0 ; ON ;
+-------------------------+-------------------+---------+
+--------------------------------------------------------------------------------------------------------------------------------------+
; Control Signals ;
+-----------------------------+---------------+---------+---------------------------+--------+----------------------+------------------+
; Name ; Location ; Fan-Out ; Usage ; Global ; Global Resource Used ; Global Line Name ;
+-----------------------------+---------------+---------+---------------------------+--------+----------------------+------------------+
; clk ; PIN_28 ; 45 ; Clock ; yes ; Global clock ; GCLK0 ;
; clkgen:inst|clk_scan ; LC_X27_Y10_N0 ; 4 ; Clock ; yes ; Global clock ; GCLK6 ;
; clr ; PIN_49 ; 22 ; Async. clear ; yes ; Global clock ; GCLK5 ;
; cnt:inst1|reduce_nor~0 ; LC_X13_Y10_N4 ; 4 ; Clock ; yes ; Global clock ; GCLK4 ;
; cnt:inst2|reduce_nor~0 ; LC_X13_Y10_N5 ; 4 ; Clock ; yes ; Global clock ; GCLK2 ;
; cnt:inst3|reduce_nor~0 ; LC_X11_Y16_N5 ; 3 ; Clock ; yes ; Global clock ; GCLK1 ;
; cnt:inst4|reduce_nor~0 ; LC_X20_Y10_N4 ; 4 ; Clock ; yes ; Global clock ; GCLK7 ;
; cnt:inst5|reduce_nor~0 ; LC_X12_Y16_N0 ; 3 ; Clock ; yes ; Global clock ; GCLK3 ;
; ena ; PIN_50 ; 22 ; Clock enable ; no ; -- ; -- ;
; xianshi:inst7|LessThan~1725 ; LC_X13_Y14_N3 ; 4 ; Sync. load ; no ; -- ; -- ;
; xianshi:inst7|dout[0]~628 ; LC_X13_Y13_N2 ; 25 ; Clock enable, Sync. clear ; no ; -- ; -- ;
+-----------------------------+---------------+---------+---------------------------+--------+----------------------+------------------+
+--------------------------------------------------------------------------------------------+
; Global & Other Fast Signals ;
+------------------------+---------------+---------+----------------------+------------------+
; Name ; Location ; Fan-Out ; Global Resource Used ; Global Line Name ;
+------------------------+---------------+---------+----------------------+------------------+
; clk ; PIN_28 ; 45 ; Global clock ; GCLK0 ;
; clkgen:inst|clk_scan ; LC_X27_Y10_N0 ; 4 ; Global clock ; GCLK6 ;
; clr ; PIN_49 ; 22 ; Global clock ; GCLK5 ;
; cnt:inst1|reduce_nor~0 ; LC_X13_Y10_N4 ; 4 ; Global clock ; GCLK4 ;
; cnt:inst2|reduce_nor~0 ; LC_X13_Y10_N5 ; 4 ; Global clock ; GCLK2 ;
; cnt:inst3|reduce_nor~0 ; LC_X11_Y16_N5 ; 3 ; Global clock ; GCLK1 ;
; cnt:inst4|reduce_nor~0 ; LC_X20_Y10_N4 ; 4 ; Global clock ; GCLK7 ;
; cnt:inst5|reduce_nor~0 ; LC_X12_Y16_N0 ; 3 ; Global clock ; GCLK3 ;
+------------------------+---------------+---------+----------------------+------------------+
+--------------------------------------+
; Non-Global High Fan-Out Signals ;
+----------------------------+---------+
; Name ; Fan-Out ;
+----------------------------+---------+
; xianshi:inst7|dout[0]~628 ; 25 ;
; ena ; 22 ;
; xianshi:inst7|qq[17] ; 10 ;
; xianshi:inst7|qq[16] ; 9 ;
; clkgen:inst|reduce_nor~120 ; 8 ;
; clkgen:inst|reduce_nor~119 ; 8 ;
; clkgen:inst|reduce_nor~117 ; 8 ;
; xianshi:inst7|qq[14] ; 8 ;
; xianshi:inst7|qq[15] ; 8 ;
; xianshi:inst7|dout[0]~618 ; 7 ;
; xianshi:inst7|qq[8] ; 7 ;
; xianshi:inst7|qq[7] ; 7 ;
; xianshi:inst7|qq[4] ; 7 ;
; xianshi:inst7|qq[3] ; 7 ;
; xianshi:inst7|dout[3] ; 7 ;
; xianshi:inst7|dout[2] ; 7 ;
; xianshi:inst7|dout[1] ; 7 ;
; xianshi:inst7|dout[0] ; 7 ;
; cnt:inst1|cqi[3] ; 6 ;
; cnt:inst5|cqi[3] ; 6 ;
; cnt:inst3|cqi[3] ; 6 ;
; cnt:inst2|cqi[3] ; 6 ;
; cnt:inst1|cqi[1] ; 6 ;
; cnt:inst5|cqi[1] ; 6 ;
; cnt:inst3|cqi[1] ; 6 ;
; cnt:inst2|cqi[1] ; 6 ;
; cnt:inst1|cqi[0] ; 6 ;
; cnt:inst5|cqi[0] ; 6 ;
; cnt:inst3|cqi[0] ; 6 ;
; xianshi:inst7|qq[2] ; 6 ;
; xianshi:inst7|qq[11] ; 6 ;
; xianshi:inst7|qq[12] ; 6 ;
; xianshi:inst7|qq[13] ; 6 ;
; cnt:inst2|cqi[0] ; 6 ;
; xianshi:inst7|dout[0]~636 ; 5 ;
; clkgen:inst|add~363 ; 5 ;
; clkgen:inst|add~353 ; 5 ;
; clkgen:inst|add~343 ; 5 ;
; cnt:inst1|cqi[2] ; 5 ;
; cnt:inst5|cqi[2] ; 5 ;
; cnt:inst4|cqi[2] ; 5 ;
; cnt:inst3|cqi[2] ; 5 ;
; cnt:inst2|cqi[2] ; 5 ;
; cnt:inst4|cqi[1] ; 5 ;
; cnt:inst4|cqi[0] ; 5 ;
; xianshi:inst7|qq[10] ; 5 ;
; xianshi:inst7|qq[8]~639 ; 5 ;
; xianshi:inst7|qq[9] ; 5 ;
; xianshi:inst7|qq[6] ; 5 ;
; xianshi:inst7|qq[5] ; 5 ;
+----------------------------+---------+
+-----------------------------------------------------+
; Interconnect Usage Summary ;
+----------------------------+------------------------+
; Interconnect Resource Type ; Usage ;
+----------------------------+------------------------+
; C4s ; 133 / 16,320 ( < 1 % ) ;
; Direct links ; 36 / 21,944 ( < 1 % ) ;
; Global clocks ; 8 / 8 ( 100 % ) ;
; LAB clocks ; 16 / 240 ( 6 % ) ;
; LUT chains ; 5 / 5,382 ( < 1 % ) ;
; Local interconnects ; 204 / 21,944 ( < 1 % ) ;
; M4K buffers ; 0 / 720 ( 0 % ) ;
; R4s ; 132 / 14,640 ( < 1 % ) ;
+----------------------------+------------------------+
+---------------------------------------------------------------------------+
; LAB Logic Elements ;
+--------------------------------------------+------------------------------+
; Number of Logic⌨️ 快捷键说明
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