wed.zsf

verilog编写基于fpga的鉴相器模块

F:/fpga test/校赛(1) 鉴相/phase_test/phase_test.vwf	49687308	51249802	671	1562494	0
F:/fpga test/校赛(1) 鉴相/phase_test/db/phase_test.sim.vwf	24999904	74999712	671	49999808	0