sram_control.fit.rpt

verilog编写fpga与片外SRAM通信模块

; Router Effort Multiplier                           ; 1.0                            ; 1.0                            ;
; Optimize Hold Timing                               ; IO Paths and Minimum TPD Paths ; IO Paths and Minimum TPD Paths ;
; Optimize Fast-Corner Timing                        ; Off                            ; Off                            ;
; Optimize Timing                                    ; Normal compilation             ; Normal compilation             ;
; Optimize IOC Register Placement for Timing         ; On                             ; On                             ;
; Limit to One Fitting Attempt                       ; Off                            ; Off                            ;
; Final Placement Optimizations                      ; Automatically                  ; Automatically                  ;
; Fitter Aggressive Routability Optimizations        ; Automatically                  ; Automatically                  ;
; Fitter Initial Placement Seed                      ; 1                              ; 1                              ;
; Slow Slew Rate                                     ; Off                            ; Off                            ;
; PCI I/O                                            ; Off                            ; Off                            ;
; Weak Pull-Up Resistor                              ; Off                            ; Off                            ;
; Enable Bus-Hold Circuitry                          ; Off                            ; Off                            ;
; Auto Global Memory Control Signals                 ; Off                            ; Off                            ;
; Auto Packed Registers -- Cyclone                   ; Auto                           ; Auto                           ;
; Auto Delay Chains                                  ; On                             ; On                             ;
; Auto Merge PLLs                                    ; On                             ; On                             ;
; Perform Physical Synthesis for Combinational Logic ; Off                            ; Off                            ;
; Perform Register Duplication                       ; Off                            ; Off                            ;
; Perform Register Retiming                          ; Off                            ; Off                            ;
; Perform Asynchronous Signal Pipelining             ; Off                            ; Off                            ;
; Fitter Effort                                      ; Auto Fit                       ; Auto Fit                       ;
; Physical Synthesis Effort Level                    ; Normal                         ; Normal                         ;
; Logic Cell Insertion - Logic Duplication           ; Auto                           ; Auto                           ;
; Auto Register Duplication                          ; Auto                           ; Auto                           ;
; Auto Global Clock                                  ; On                             ; On                             ;
; Auto Global Register Control Signals               ; On                             ; On                             ;
+----------------------------------------------------+--------------------------------+--------------------------------+


+--------------+
; Pin-Out File ;
+--------------+
The pin-out file can be found in F:/fpga test/sram_control/sram_control.pin.


+--------------------------------------------------------------------+
; Fitter Resource Usage Summary                                      ;
+---------------------------------------------+----------------------+
; Resource                                    ; Usage                ;
+---------------------------------------------+----------------------+
; Total logic elements                        ; 128 / 12,060 ( 1 % ) ;
;     -- Combinational with no register       ; 46                   ;
;     -- Register only                        ; 0                    ;
;     -- Combinational with a register        ; 82                   ;
;                                             ;                      ;
; Logic element usage by number of LUT inputs ;                      ;
;     -- 4 input functions                    ; 75                   ;
;     -- 3 input functions                    ; 11                   ;
;     -- 2 input functions                    ; 41                   ;
;     -- 1 input functions                    ; 0                    ;
;     -- 0 input functions                    ; 1                    ;
;                                             ;                      ;
; Logic elements by mode                      ;                      ;
;     -- normal mode                          ; 96                   ;
;     -- arithmetic mode                      ; 32                   ;
;     -- qfbk mode                            ; 3                    ;
;     -- register cascade mode                ; 0                    ;
;     -- synchronous clear/load mode          ; 79                   ;
;     -- asynchronous clear/load mode         ; 0                    ;
;                                             ;                      ;
; Total LABs                                  ; 14 / 1,206 ( 1 % )   ;
; Logic elements in carry chains              ; 34                   ;
; User inserted logic elements                ; 0                    ;
; Virtual pins                                ; 0                    ;
; I/O pins                                    ; 93 / 173 ( 54 % )    ;
;     -- Clock pins                           ; 2 / 2 ( 100 % )      ;
; Global signals                              ; 1                    ;
; M4Ks                                        ; 0 / 52 ( 0 % )       ;
; Total memory bits                           ; 0 / 239,616 ( 0 % )  ;
; Total RAM block bits                        ; 0 / 239,616 ( 0 % )  ;
; PLLs                                        ; 0 / 2 ( 0 % )        ;
; Global clocks                               ; 1 / 8 ( 13 % )       ;
; Maximum fan-out node                        ; clk                  ;
; Maximum fan-out                             ; 82                   ;
; Highest non-global fan-out signal           ; state.READY          ;
; Highest non-global fan-out                  ; 57                   ;
; Total fan-out                               ; 764                  ;
; Average fan-out                             ; 3.43                 ;
+---------------------------------------------+----------------------+


+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+