piso4.fit.rpt

大量VHDL写的数字系统设计有用实例达到

; clk    ; Input    ; 0             ; 0             ; --                    ; --  ;
; clr    ; Input    ; 0             ; 0             ; --                    ; --  ;
; din[2] ; Input    ; 6             ; 6             ; --                    ; --  ;
; din[1] ; Input    ; 6             ; 6             ; --                    ; --  ;
; din[0] ; Input    ; 0             ; 0             ; --                    ; --  ;
; dout   ; Output   ; --            ; --            ; --                    ; --  ;
+--------+----------+---------------+---------------+-----------------------+-----+


+---------------------------------------------------+
; Pad To Core Delay Chain Fanout                    ;
+---------------------+-------------------+---------+
; Source Pin / Fanout ; Pad To Core Index ; Setting ;
+---------------------+-------------------+---------+
; din[3]              ;                   ;         ;
;      - q~188        ; 0                 ; 6       ;
; clk                 ;                   ;         ;
; clr                 ;                   ;         ;
; din[2]              ;                   ;         ;
;      - q~189        ; 0                 ; 6       ;
; din[1]              ;                   ;         ;
;      - q~190        ; 0                 ; 6       ;
; din[0]              ;                   ;         ;
+---------------------+-------------------+---------+


+-------------------------------------------------------------------------------------------------------------------------+
; Control Signals                                                                                                         ;
+------+----------+---------+--------------+--------+----------------------+------------------+---------------------------+
; Name ; Location ; Fan-Out ; Usage        ; Global ; Global Resource Used ; Global Line Name ; Enable Signal Source Name ;
+------+----------+---------+--------------+--------+----------------------+------------------+---------------------------+
; clk  ; PIN_17   ; 6       ; Clock        ; yes    ; Global Clock         ; GCLK2            ; --                        ;
; clr  ; PIN_18   ; 4       ; Async. clear ; yes    ; Global Clock         ; GCLK1            ; --                        ;
+------+----------+---------+--------------+--------+----------------------+------------------+---------------------------+


+-------------------------------------------------------------------------------------------------+
; Global & Other Fast Signals                                                                     ;
+------+----------+---------+----------------------+------------------+---------------------------+
; Name ; Location ; Fan-Out ; Global Resource Used ; Global Line Name ; Enable Signal Source Name ;
+------+----------+---------+----------------------+------------------+---------------------------+
; clk  ; PIN_17   ; 6       ; Global Clock         ; GCLK2            ; --                        ;
; clr  ; PIN_18   ; 4       ; Global Clock         ; GCLK1            ; --                        ;
+------+----------+---------+----------------------+------------------+---------------------------+


+---------------------------------+
; Non-Global High Fan-Out Signals ;
+-----------+---------------------+
; Name      ; Fan-Out             ;
+-----------+---------------------+
; cnt[0]    ; 6                   ;
; cnt[1]    ; 5                   ;
; q[0]      ; 2                   ;
; din[0]    ; 1                   ;
; din[1]    ; 1                   ;
; din[2]    ; 1                   ;
; din[3]    ; 1                   ;
; cnt[0]~21 ; 1                   ;
; q[0]~191  ; 1                   ;
; q~190     ; 1                   ;
; cnt[1]~20 ; 1                   ;
; q~189     ; 1                   ;
; q[1]      ; 1                   ;
; q~188     ; 1                   ;
; q[2]      ; 1                   ;
; q[3]      ; 1                   ;
+-----------+---------------------+


+---------------------------------------------------+
; Interconnect Usage Summary                        ;
+----------------------------+----------------------+
; Interconnect Resource Type ; Usage                ;
+----------------------------+----------------------+
; Block interconnects        ; 5 / 26,052 ( < 1 % ) ;
; C16 interconnects          ; 2 / 1,156 ( < 1 % )  ;
; C4 interconnects           ; 4 / 17,952 ( < 1 % ) ;
; Direct links               ; 1 / 26,052 ( < 1 % ) ;
; Global clocks              ; 2 / 8 ( 25 % )       ;
; Local interconnects        ; 5 / 8,256 ( < 1 % )  ;
; R24 interconnects          ; 0 / 1,020 ( 0 % )    ;
; R4 interconnects           ; 1 / 22,440 ( < 1 % ) ;
+----------------------------+----------------------+


+--------------------------------------------------------------------------+
; LAB Logic Elements                                                       ;
+--------------------------------------------+-----------------------------+
; Number of Logic Elements  (Average = 6.00) ; Number of LABs  (Total = 1) ;
+--------------------------------------------+-----------------------------+
; 1                                          ; 0                           ;
; 2                                          ; 0                           ;
; 3                                          ; 0                           ;
; 4                                          ; 0                           ;
; 5                                          ; 0                           ;
; 6                                          ; 1                           ;
; 7                                          ; 0                           ;
; 8                                          ; 0                           ;
; 9                                          ; 0                           ;
; 10                                         ; 0                           ;
; 11                                         ; 0                           ;
; 12                                         ; 0                           ;
; 13                                         ; 0                           ;
; 14                                         ; 0                           ;
; 15                                         ; 0                           ;
; 16                                         ; 0                           ;
+--------------------------------------------+-----------------------------+


+------------------------------------------------------------------+
; LAB-wide Signals                                                 ;
+------------------------------------+-----------------------------+
; LAB-wide Signals  (Average = 2.00) ; Number of LABs  (Total = 1) ;
+------------------------------------+-----------------------------+
; 1 Async. clear                     ; 1                           ;
; 1 Clock                            ; 1                           ;
+------------------------------------+-----------------------------+


+----------------------------------------------------------------------------+
; LAB Signals Sourced                                                        ;
+----------------------------------------------+-----------------------------+
; Number of Signals Sourced  (Average = 12.00) ; Number of LABs  (Total = 1) ;
+----------------------------------------------+-----------------------------+
; 0                                            ; 0                           ;
; 1                                            ; 0                           ;
; 2                                            ; 0                           ;
; 3                                            ; 0                           ;
; 4                                            ; 0                           ;
; 5                                            ; 0                           ;
; 6                                            ; 0                           ;
; 7                                            ; 0                           ;
; 8                                            ; 0                           ;
; 9                                            ; 0                           ;
; 10                                           ; 0                           ;
; 11                                           ; 0                           ;
; 12                                           ; 1                           ;
+----------------------------------------------+-----------------------------+