mchange_1.fit.rpt

大量VHDL写的数字系统设计有用实例达到

+-------------------------------------------------------------------------------+
; Delay Chain Summary                                                           ;
+------+----------+---------------+---------------+-----------------------+-----+
; Name ; Pin Type ; Pad to Core 0 ; Pad to Core 1 ; Pad to Input Register ; TCO ;
+------+----------+---------------+---------------+-----------------------+-----+
; clk  ; Input    ; 0             ; 0             ; --                    ; --  ;
; clr  ; Input    ; 0             ; 0             ; --                    ; --  ;
; m[6] ; Input    ; 6             ; 6             ; --                    ; --  ;
; m[5] ; Input    ; 6             ; 6             ; --                    ; --  ;
; m[4] ; Input    ; 6             ; 6             ; --                    ; --  ;
; m[3] ; Input    ; 6             ; 6             ; --                    ; --  ;
; m[2] ; Input    ; 6             ; 6             ; --                    ; --  ;
; m[1] ; Input    ; 0             ; 0             ; --                    ; --  ;
; m[0] ; Input    ; 0             ; 0             ; --                    ; --  ;
; q[0] ; Output   ; --            ; --            ; --                    ; --  ;
; q[1] ; Output   ; --            ; --            ; --                    ; --  ;
; q[2] ; Output   ; --            ; --            ; --                    ; --  ;
; q[3] ; Output   ; --            ; --            ; --                    ; --  ;
; q[4] ; Output   ; --            ; --            ; --                    ; --  ;
; q[5] ; Output   ; --            ; --            ; --                    ; --  ;
; q[6] ; Output   ; --            ; --            ; --                    ; --  ;
+------+----------+---------------+---------------+-----------------------+-----+


+---------------------------------------------------+
; Pad To Core Delay Chain Fanout                    ;
+---------------------+-------------------+---------+
; Source Pin / Fanout ; Pad To Core Index ; Setting ;
+---------------------+-------------------+---------+
; clk                 ;                   ;         ;
; clr                 ;                   ;         ;
; m[6]                ;                   ;         ;
;      - Add0~110     ; 1                 ; 6       ;
; m[5]                ;                   ;         ;
;      - Add0~108     ; 1                 ; 6       ;
; m[4]                ;                   ;         ;
;      - Add0~106     ; 1                 ; 6       ;
; m[3]                ;                   ;         ;
;      - Add0~104     ; 0                 ; 6       ;
; m[2]                ;                   ;         ;
;      - Add0~102     ; 1                 ; 6       ;
; m[1]                ;                   ;         ;
; m[0]                ;                   ;         ;
+---------------------+-------------------+---------+


+----------------------------------------------------------------------------------------------------------------------------------------+
; Control Signals                                                                                                                        ;
+-----------+--------------------+---------+--------------+--------+----------------------+------------------+---------------------------+
; Name      ; Location           ; Fan-Out ; Usage        ; Global ; Global Resource Used ; Global Line Name ; Enable Signal Source Name ;
+-----------+--------------------+---------+--------------+--------+----------------------+------------------+---------------------------+
; Equal0~67 ; LCCOMB_X32_Y10_N24 ; 7       ; Sync. clear  ; no     ; --                   ; --               ; --                        ;
; clk       ; PIN_17             ; 7       ; Clock        ; yes    ; Global clock         ; GCLK2            ; --                        ;
; clr       ; PIN_18             ; 7       ; Async. clear ; yes    ; Global clock         ; GCLK1            ; --                        ;
+-----------+--------------------+---------+--------------+--------+----------------------+------------------+---------------------------+


+-------------------------------------------------------------------------------------------------+
; Global & Other Fast Signals                                                                     ;
+------+----------+---------+----------------------+------------------+---------------------------+
; Name ; Location ; Fan-Out ; Global Resource Used ; Global Line Name ; Enable Signal Source Name ;
+------+----------+---------+----------------------+------------------+---------------------------+
; clk  ; PIN_17   ; 7       ; Global clock         ; GCLK2            ; --                        ;
; clr  ; PIN_18   ; 7       ; Global clock         ; GCLK1            ; --                        ;
+------+----------+---------+----------------------+------------------+---------------------------+


+---------------------------------+
; Non-Global High Fan-Out Signals ;
+-----------+---------------------+
; Name      ; Fan-Out             ;
+-----------+---------------------+
; Equal0~67 ; 7                   ;
; q[6]~reg0 ; 3                   ;
; q[5]~reg0 ; 3                   ;
; q[4]~reg0 ; 3                   ;
; q[3]~reg0 ; 3                   ;
; q[2]~reg0 ; 3                   ;
; q[1]~reg0 ; 3                   ;
; q[0]~reg0 ; 3                   ;
; m[0]      ; 1                   ;
; m[1]      ; 1                   ;
; m[2]      ; 1                   ;
; m[3]      ; 1                   ;
; m[4]      ; 1                   ;
; m[5]      ; 1                   ;
; m[6]      ; 1                   ;
; q[6]~64   ; 1                   ;
; q[5]~70   ; 1                   ;
; q[5]~63   ; 1                   ;
; q[4]~69   ; 1                   ;
; q[4]~62   ; 1                   ;
; q[3]~68   ; 1                   ;
; q[3]~61   ; 1                   ;
; q[2]~67   ; 1                   ;
; q[2]~60   ; 1                   ;
; q[1]~66   ; 1                   ;
; q[1]~59   ; 1                   ;
; Equal0~66 ; 1                   ;
; Equal0~65 ; 1                   ;
; Equal0~64 ; 1                   ;
; Equal0~63 ; 1                   ;
; Add0~110  ; 1                   ;
; Add0~109  ; 1                   ;
; Add0~108  ; 1                   ;
; Add0~107  ; 1                   ;
; Add0~106  ; 1                   ;
; Add0~105  ; 1                   ;
; Add0~104  ; 1                   ;
; Add0~103  ; 1                   ;
; Add0~102  ; 1                   ;
; Add0~101  ; 1                   ;
; Add0~100  ; 1                   ;
; Add0~99   ; 1                   ;
; Add0~98   ; 1                   ;
; q[0]~65   ; 1                   ;
; q[0]~58   ; 1                   ;
+-----------+---------------------+


+----------------------------------------------------+
; Interconnect Usage Summary                         ;
+----------------------------+-----------------------+
; Interconnect Resource Type ; Usage                 ;
+----------------------------+-----------------------+
; Block interconnects        ; 23 / 26,052 ( < 1 % ) ;
; C16 interconnects          ; 2 / 1,156 ( < 1 % )   ;
; C4 interconnects           ; 19 / 17,952 ( < 1 % ) ;
; Direct links               ; 7 / 26,052 ( < 1 % )  ;
; Global clocks              ; 2 / 8 ( 25 % )        ;
; Local interconnects        ; 12 / 8,256 ( < 1 % )  ;