d_reg.hier_info

大量VHDL写的数字系统设计有用实例达到

|d_reg
clk => q_temp[0].CLK
clk => q_temp[1].CLK
clk => q_temp[2].CLK
clk => q_temp[3].CLK
clk => q_temp[4].CLK
clk => q_temp[5].CLK
clk => q_temp[6].CLK
clk => q_temp[7].CLK
din => q_temp~0.DATAA
din => q_temp~7.DATAB
left_right => q_temp~0.OUTPUTSELECT
left_right => q_temp~1.OUTPUTSELECT
left_right => q_temp~2.OUTPUTSELECT
left_right => q_temp~3.OUTPUTSELECT
left_right => q_temp~4.OUTPUTSELECT
left_right => q_temp~5.OUTPUTSELECT
left_right => q_temp~6.OUTPUTSELECT
left_right => q_temp~7.OUTPUTSELECT
dout_r <= q_temp[0].DB_MAX_OUTPUT_PORT_TYPE
dout_l <= q_temp[7].DB_MAX_OUTPUT_PORT_TYPE