d_reg.fit.rpt

大量VHDL写的数字系统设计有用实例达到

+-------------------------------------------------------------------------------------+
; Delay Chain Summary                                                                 ;
+------------+----------+---------------+---------------+-----------------------+-----+
; Name       ; Pin Type ; Pad to Core 0 ; Pad to Core 1 ; Pad to Input Register ; TCO ;
+------------+----------+---------------+---------------+-----------------------+-----+
; din        ; Input    ; 6             ; 6             ; --                    ; --  ;
; left_right ; Input    ; 6             ; 6             ; --                    ; --  ;
; clk        ; Input    ; 0             ; 0             ; --                    ; --  ;
; dout_r     ; Output   ; --            ; --            ; --                    ; --  ;
; dout_l     ; Output   ; --            ; --            ; --                    ; --  ;
+------------+----------+---------------+---------------+-----------------------+-----+


+---------------------------------------------------+
; Pad To Core Delay Chain Fanout                    ;
+---------------------+-------------------+---------+
; Source Pin / Fanout ; Pad To Core Index ; Setting ;
+---------------------+-------------------+---------+
; din                 ;                   ;         ;
;      - q_temp~96    ; 0                 ; 6       ;
;      - q_temp~97    ; 0                 ; 6       ;
; left_right          ;                   ;         ;
;      - q_temp~96    ; 0                 ; 6       ;
;      - q_temp~97    ; 0                 ; 6       ;
;      - q_temp~98    ; 0                 ; 6       ;
;      - q_temp~99    ; 0                 ; 6       ;
;      - q_temp~100   ; 0                 ; 6       ;
;      - q_temp~101   ; 0                 ; 6       ;
;      - q_temp~102   ; 0                 ; 6       ;
;      - q_temp~103   ; 0                 ; 6       ;
; clk                 ;                   ;         ;
+---------------------+-------------------+---------+


+------------------------------------------------------------------------------------------------------------------+
; Control Signals                                                                                                  ;
+------+----------+---------+-------+--------+----------------------+------------------+---------------------------+
; Name ; Location ; Fan-Out ; Usage ; Global ; Global Resource Used ; Global Line Name ; Enable Signal Source Name ;
+------+----------+---------+-------+--------+----------------------+------------------+---------------------------+
; clk  ; PIN_17   ; 8       ; Clock ; yes    ; Global clock         ; GCLK2            ; --                        ;
+------+----------+---------+-------+--------+----------------------+------------------+---------------------------+


+-------------------------------------------------------------------------------------------------+
; Global & Other Fast Signals                                                                     ;
+------+----------+---------+----------------------+------------------+---------------------------+
; Name ; Location ; Fan-Out ; Global Resource Used ; Global Line Name ; Enable Signal Source Name ;
+------+----------+---------+----------------------+------------------+---------------------------+
; clk  ; PIN_17   ; 8       ; Global clock         ; GCLK2            ; --                        ;
+------+----------+---------+----------------------+------------------+---------------------------+


+---------------------------------+
; Non-Global High Fan-Out Signals ;
+------------+--------------------+
; Name       ; Fan-Out            ;
+------------+--------------------+
; left_right ; 8                  ;
; din        ; 2                  ;
; q_temp[4]  ; 2                  ;
; q_temp[3]  ; 2                  ;
; q_temp[5]  ; 2                  ;
; q_temp[2]  ; 2                  ;
; q_temp[6]  ; 2                  ;
; q_temp[1]  ; 2                  ;
; q_temp[7]  ; 2                  ;
; q_temp[0]  ; 2                  ;
; q_temp~103 ; 1                  ;
; q_temp~102 ; 1                  ;
; q_temp~101 ; 1                  ;
; q_temp~100 ; 1                  ;
; q_temp~99  ; 1                  ;
; q_temp~98  ; 1                  ;
; q_temp~97  ; 1                  ;
; q_temp~96  ; 1                  ;
+------------+--------------------+


+---------------------------------------------------+
; Interconnect Usage Summary                        ;
+----------------------------+----------------------+
; Interconnect Resource Type ; Usage                ;
+----------------------------+----------------------+
; Block interconnects        ; 7 / 26,052 ( < 1 % ) ;
; C16 interconnects          ; 0 / 1,156 ( 0 % )    ;
; C4 interconnects           ; 4 / 17,952 ( < 1 % ) ;
; Direct links               ; 3 / 26,052 ( < 1 % ) ;
; Global clocks              ; 1 / 8 ( 13 % )       ;
; Local interconnects        ; 8 / 8,256 ( < 1 % )  ;
; R24 interconnects          ; 0 / 1,020 ( 0 % )    ;
; R4 interconnects           ; 1 / 22,440 ( < 1 % ) ;
+----------------------------+----------------------+


+--------------------------------------------------------------------------+
; LAB Logic Elements                                                       ;
+--------------------------------------------+-----------------------------+
; Number of Logic Elements  (Average = 8.00) ; Number of LABs  (Total = 1) ;
+--------------------------------------------+-----------------------------+
; 1                                          ; 0                           ;
; 2                                          ; 0                           ;
; 3                                          ; 0                           ;
; 4                                          ; 0                           ;
; 5                                          ; 0                           ;
; 6                                          ; 0                           ;
; 7                                          ; 0                           ;
; 8                                          ; 1                           ;
; 9                                          ; 0                           ;
; 10                                         ; 0                           ;
; 11                                         ; 0                           ;
; 12                                         ; 0                           ;
; 13                                         ; 0                           ;
; 14                                         ; 0                           ;
; 15                                         ; 0                           ;
; 16                                         ; 0                           ;
+--------------------------------------------+-----------------------------+


+------------------------------------------------------------------+
; LAB-wide Signals                                                 ;
+------------------------------------+-----------------------------+
; LAB-wide Signals  (Average = 1.00) ; Number of LABs  (Total = 1) ;
+------------------------------------+-----------------------------+
; 1 Clock                            ; 1                           ;
+------------------------------------+-----------------------------+


+----------------------------------------------------------------------------+
; LAB Signals Sourced                                                        ;
+----------------------------------------------+-----------------------------+