adc_2.v

用verilog编程实现的基于FPGA的AD数据采集程序

module  adc_2(add,sel1,sel2,sel3,sel4,sel5,sel6,sel7,sel8);//138译码器模块
input[2:0] add;
output sel1,sel2,sel3,sel4,sel5,sel6,sel7,sel8;
reg sel1,sel2,sel3,sel4,sel5,sel6,sel7,sel8;
always@(add)
case(add)
 3'b000:
   begin
    sel1<=1'b0;
    sel2<=1'b0;
    sel3<=1'b0;
    sel4<=1'b0;
    sel5<=1'b0;
    sel6<=1'b0;
    sel7<=1'b0;
    sel8<=1'b1;
   end
 3'b001:
   begin
    sel1<=1'b0;
    sel2<=1'b0;
    sel3<=1'b0;
    sel4<=1'b0;
    sel5<=1'b0;
    sel6<=1'b0;
    sel7<=1'b1;
    sel8<=1'b0;
   end
 3'b010:
   begin
    sel1<=1'b0;
    sel2<=1'b0;
    sel3<=1'b0;
    sel4<=1'b0;
    sel5<=1'b0;
    sel6<=1'b1;
    sel7<=1'b0;
    sel8<=1'b0;
   end
 3'b011:
   begin
    sel1<=1'b0;
    sel2<=1'b0;
    sel3<=1'b0;
    sel4<=1'b0;
    sel5<=1'b1;
    sel6<=1'b0;
    sel7<=1'b0;
    sel8<=1'b0;
   end
 3'b100:
   begin
    sel1<=1'b0;
    sel2<=1'b0;
    sel3<=1'b0;
    sel4<=1'b1;
    sel5<=1'b0;
    sel6<=1'b0;
    sel7<=1'b0;
    sel8<=1'b0;
   end
 3'b101:
   begin
    sel1<=1'b0;
    sel2<=1'b0;
    sel3<=1'b1;
    sel4<=1'b0;
    sel5<=1'b0;
    sel6<=1'b0;
    sel7<=1'b0;
    sel8<=1'b0;
   end
 3'b110:
   begin
    sel1<=1'b0;
    sel2<=1'b1;
    sel3<=1'b0;
    sel4<=1'b0;
    sel5<=1'b0;
    sel6<=1'b0;
    sel7<=1'b0;
    sel8<=1'b0;
   end
 3'b111:
   begin
    sel1<=1'b1;
    sel2<=1'b0;
    sel3<=1'b0;
    sel4<=1'b0;
    sel5<=1'b0;
    sel6<=1'b0;
    sel7<=1'b0;
    sel8<=1'b0;
   end
 default:
   begin
    sel1<=1'bz;
    sel2<=1'bz;
    sel3<=1'bz;
    sel4<=1'bz;
    sel5<=1'bz;
    sel6<=1'bz;
    sel7<=1'bz;
    sel8<=1'bz;
   end
endcase
endmodule