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📄 adc_3.fit.rpt

📁 用verilog编程实现的基于FPGA的AD数据采集程序
💻 RPT
📖 第 1 页 / 共 3 页
字号:
; 70    ; GND*         ;              ;
; 71    ; GND*         ;              ;
; 72    ; VCC_INT      ;              ;
; 73    ; GND*         ;              ;
; 74    ; GND*         ;              ;
; 75    ; GND*         ;              ;
; 76    ; GND          ;              ;
; 77    ; VCC_CKLK     ;              ;
; 78    ; data_in[1]   ; LVTTL/LVCMOS ;
; 79    ; ad_sts       ; LVTTL/LVCMOS ;
; 80    ; data_in[2]   ; LVTTL/LVCMOS ;
; 81    ; GND_CKLK     ;              ;
; 82    ; GND          ;              ;
; 83    ; GND*         ;              ;
; 84    ; VCC_IO       ;              ;
; 85    ; data_in[5]   ; LVTTL/LVCMOS ;
; 86    ; GND*         ;              ;
; 87    ; GND*         ;              ;
; 88    ; GND*         ;              ;
; 89    ; GND*         ;              ;
; 90    ; GND*         ;              ;
; 91    ; VCC_INT      ;              ;
; 92    ; GND*         ;              ;
; 93    ; GND*         ;              ;
; 94    ; data_in[8]   ; LVTTL/LVCMOS ;
; 95    ; data_in[11]  ; LVTTL/LVCMOS ;
; 96    ; GND*         ;              ;
; 97    ; GND*         ;              ;
; 98    ; VCC_IO       ;              ;
; 99    ; data_in[7]   ; LVTTL/LVCMOS ;
; 100   ; GND*         ;              ;
; 101   ; GND*         ;              ;
; 102   ; data_in[9]   ; LVTTL/LVCMOS ;
; 103   ; GND*         ;              ;
; 104   ; GND*         ;              ;
; 105   ; ^nCONFIG     ;              ;
; 106   ; VCC_INT      ;              ;
; 107   ; ^MSEL1       ;              ;
; 108   ; ^MSEL0       ;              ;
; 109   ; GND          ;              ;
; 110   ; VCC_IO       ;              ;
; 111   ; GND*         ;              ;
; 112   ; GND*         ;              ;
; 113   ; GND*         ;              ;
; 114   ; GND*         ;              ;
; 115   ; GND*         ;              ;
; 116   ; GND*         ;              ;
; 117   ; GND          ;              ;
; 118   ; VCC_IO       ;              ;
; 119   ; GND*         ;              ;
; 120   ; GND*         ;              ;
; 121   ; GND*         ;              ;
; 122   ; GND*         ;              ;
; 123   ; GND          ;              ;
; 124   ; VCC_INT      ;              ;
; 125   ; GND*         ;              ;
; 126   ; GND*         ;              ;
; 127   ; GND*         ;              ;
; 128   ; GND*         ;              ;
; 129   ; GND          ;              ;
; 130   ; VCC_INT      ;              ;
; 131   ; GND*         ;              ;
; 132   ; GND*         ;              ;
; 133   ; GND*         ;              ;
; 134   ; GND*         ;              ;
; 135   ; GND*         ;              ;
; 136   ; GND*         ;              ;
; 137   ; GND          ;              ;
; 138   ; VCC_IO       ;              ;
; 139   ; GND*         ;              ;
; 140   ; GND*         ;              ;
; 141   ; GND*         ;              ;
; 142   ; GND*         ;              ;
; 143   ; data_out[5]  ; LVTTL/LVCMOS ;
; 144   ; GND*         ;              ;
; 145   ; GND          ;              ;
; 146   ; VCC_IO       ;              ;
; 147   ; GND*         ;              ;
; 148   ; data_out[1]  ; LVTTL/LVCMOS ;
; 149   ; data_out[3]  ; LVTTL/LVCMOS ;
; 150   ; data_out[9]  ; LVTTL/LVCMOS ;
; 151   ; GND          ;              ;
; 152   ; VCC_INT      ;              ;
; 153   ; #TDI         ;              ;
; 154   ; ^nCE         ;              ;
; 155   ; ^DCLK        ;              ;
; 156   ; ^DATA0       ;              ;
; 157   ; GND*         ;              ;
; 158   ; GND*         ;              ;
; 159   ; data_in[6]   ; LVTTL/LVCMOS ;
; 160   ; GND*         ;              ;
; 161   ; GND*         ;              ;
; 162   ; GND*         ;              ;
; 163   ; GND*         ;              ;
; 164   ; GND*         ;              ;
; 165   ; VCC_IO       ;              ;
; 166   ; GND*         ;              ;
; 167   ; GND*         ;              ;
; 168   ; GND*         ;              ;
; 169   ; GND*         ;              ;
; 170   ; data_in[10]  ; LVTTL/LVCMOS ;
; 171   ; GND          ;              ;
; 172   ; GND*         ;              ;
; 173   ; GND*         ;              ;
; 174   ; GND*         ;              ;
; 175   ; GND*         ;              ;
; 176   ; GND*         ;              ;
; 177   ; GND*         ;              ;
; 178   ; VCC_IO       ;              ;
; 179   ; GND*         ;              ;
; 180   ; GND*         ;              ;
; 181   ; GND          ;              ;
; 182   ; data_in[0]   ; LVTTL/LVCMOS ;
; 183   ; data_in[3]   ; LVTTL/LVCMOS ;
; 184   ; sel          ; LVTTL/LVCMOS ;
; 185   ; VCC_INT      ;              ;
; 186   ; GND*         ;              ;
; 187   ; GND*         ;              ;
; 188   ; GND          ;              ;
; 189   ; GND*         ;              ;
; 190   ; GND*         ;              ;
; 191   ; GND*         ;              ;
; 192   ; GND*         ;              ;
; 193   ; GND*         ;              ;
; 194   ; VCC_IO       ;              ;
; 195   ; GND*         ;              ;
; 196   ; GND*         ;              ;
; 197   ; GND*         ;              ;
; 198   ; GND*         ;              ;
; 199   ; GND*         ;              ;
; 200   ; GND*         ;              ;
; 201   ; VCC_INT      ;              ;
; 202   ; GND*         ;              ;
; 203   ; GND*         ;              ;
; 204   ; GND*         ;              ;
; 205   ; GND*         ;              ;
; 206   ; GND*         ;              ;
; 207   ; GND*         ;              ;
; 208   ; GND*         ;              ;
+-------+--------------+--------------+


+-----------------------------------------------------------------------+
; Control Signals                                                       ;
+--------+-------+---------+-----------------------------+--------------+
; Name   ; Pin # ; Fan-Out ; Usage                       ; Global Usage ;
+--------+-------+---------+-----------------------------+--------------+
; ad_sts ; 79    ; 15      ; Clock                       ; Pin          ;
; sel    ; 184   ; 15      ; Clock enable / Write enable ; Non-global   ;
+--------+-------+---------+-----------------------------+--------------+


+---------------------------------------+
; Global & Other Fast Signals           ;
+------------+-------+---------+--------+
; Name       ; Pin # ; Fan-Out ; Global ;
+------------+-------+---------+--------+
; data_in[0] ; 182   ; 1       ; no     ;
; ad_sts     ; 79    ; 15      ; yes    ;
; data_in[1] ; 78    ; 1       ; no     ;
; data_in[2] ; 80    ; 1       ; no     ;
; data_in[3] ; 183   ; 1       ; no     ;
; sel        ; 184   ; 15      ; no     ;
+------------+-------+---------+--------+


+---------------------------------------------------+
; Embedded Cells                                    ;
+--------+---------------------------+------+-------+
; Cell # ; Name                      ; Mode ; Turbo ;
+--------+---------------------------+------+-------+
; EC7_A  ; altdpram:mema_rtl_0|q[0]  ; RAM  ; Off   ;
; EC10_A ; altdpram:mema_rtl_0|q[1]  ; RAM  ; Off   ;
; EC2_A  ; altdpram:mema_rtl_0|q[2]  ; RAM  ; Off   ;
; EC9_A  ; altdpram:mema_rtl_0|q[3]  ; RAM  ; Off   ;
; EC6_A  ; altdpram:mema_rtl_0|q[4]  ; RAM  ; Off   ;
; EC11_A ; altdpram:mema_rtl_0|q[5]  ; RAM  ; Off   ;
; EC4_A  ; altdpram:mema_rtl_0|q[6]  ; RAM  ; Off   ;
; EC16_A ; altdpram:mema_rtl_0|q[7]  ; RAM  ; Off   ;
; EC5_A  ; altdpram:mema_rtl_0|q[8]  ; RAM  ; Off   ;
; EC13_A ; altdpram:mema_rtl_0|q[9]  ; RAM  ; Off   ;
; EC1_A  ; altdpram:mema_rtl_0|q[10] ; RAM  ; Off   ;
; EC12_A ; altdpram:mema_rtl_0|q[11] ; RAM  ; Off   ;
+--------+---------------------------+------+-------+


+-----------------------------------------------+
; Non-Global High Fan-Out Signals               ;
+-------------------------------------+---------+
; Name                                ; Fan-Out ;
+-------------------------------------+---------+
; num[0]~6                            ; 18      ;
; num[1]~7                            ; 16      ;
; sel                                 ; 15      ;
; num[2]~8                            ; 14      ;
; add~28                              ; 12      ;
; altdpram:mema_rtl_0|segment[0][0]~1 ; 12      ;
; add~27                              ; 12      ;
; altdpram:mema_rtl_0|q[2]            ; 1       ;
; data_in[11]                         ; 1       ;
; data_in[10]                         ; 1       ;
; data_in[9]                          ; 1       ;
; data_in[8]                          ; 1       ;
; altdpram:mema_rtl_0|q[0]            ; 1       ;
; data_in[6]                          ; 1       ;
; data_in[5]                          ; 1       ;
; data_in[4]                          ; 1       ;
; data_in[3]                          ; 1       ;
; data_in[2]                          ; 1       ;
; data_in[1]                          ; 1       ;
; altdpram:mema_rtl_0|q[6]            ; 1       ;
; altdpram:mema_rtl_0|q[7]            ; 1       ;
; data_in[0]                          ; 1       ;
; altdpram:mema_rtl_0|q[11]           ; 1       ;
; data_in[7]                          ; 1       ;
; altdpram:mema_rtl_0|q[9]            ; 1       ;
; altdpram:mema_rtl_0|q[8]            ; 1       ;
; altdpram:mema_rtl_0|q[5]            ; 1       ;
; altdpram:mema_rtl_0|q[3]            ; 1       ;
; altdpram:mema_rtl_0|q[10]           ; 1       ;
; altdpram:mema_rtl_0|q[4]            ; 1       ;
; altdpram:mema_rtl_0|q[1]            ; 1       ;
+-------------------------------------+---------+


+-------------------------------------------+
; LAB                                       ;
+--------------------------+----------------+
; Number of Logic Elements ; Number of LABs ;
+--------------------------+----------------+
; 0                        ; 623            ;
; 1                        ; 0              ;
; 2                        ; 0              ;
; 3                        ; 0              ;

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