rec.hier_info

来自「用verilog实现的串口收发数据程序」· HIER_INFO 代码 · 共 70 行

|rec
vcc <= test_rec:inst1.vcc
CLK => did:inst.CLK
rxd => test_rec:inst1.rxd
in_en <= test_rec:inst1.in_en
data_out[0] <= test_rec:inst1.data_out[0]
data_out[1] <= test_rec:inst1.data_out[1]
data_out[2] <= test_rec:inst1.data_out[2]
data_out[3] <= test_rec:inst1.data_out[3]
data_out[4] <= test_rec:inst1.data_out[4]
data_out[5] <= test_rec:inst1.data_out[5]
data_out[6] <= test_rec:inst1.data_out[6]
data_out[7] <= test_rec:inst1.data_out[7]
state[0] <= test_rec:inst1.state[0]
state[1] <= test_rec:inst1.state[1]


|rec|test_rec:inst1
clk => state[0]~reg0.CLK
clk => num[3].CLK
clk => num[2].CLK
clk => num[1].CLK
clk => num[0].CLK
clk => data_out[7]~reg0.CLK
clk => data_out[6]~reg0.CLK
clk => data_out[5]~reg0.CLK
clk => data_out[4]~reg0.CLK
clk => data_out[3]~reg0.CLK
clk => data_out[2]~reg0.CLK
clk => data_out[1]~reg0.CLK
clk => data_out[0]~reg0.CLK
clk => bit[2].CLK
clk => bit[1].CLK
clk => bit[0].CLK
clk => n[4].CLK
clk => n[3].CLK
clk => n[2].CLK
clk => n[1].CLK
clk => n[0].CLK
clk => in_en~reg0.CLK
clk => state[1]~reg0.CLK
rxd => data_out~0.DATAB
rxd => data_out~1.DATAB
rxd => always0~0.IN1
data_out[0] <= data_out[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
data_out[1] <= data_out[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
data_out[2] <= data_out[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
data_out[3] <= data_out[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE
data_out[4] <= data_out[4]~reg0.DB_MAX_OUTPUT_PORT_TYPE
data_out[5] <= data_out[5]~reg0.DB_MAX_OUTPUT_PORT_TYPE
data_out[6] <= data_out[6]~reg0.DB_MAX_OUTPUT_PORT_TYPE
data_out[7] <= data_out[7]~reg0.DB_MAX_OUTPUT_PORT_TYPE
in_en <= in_en~reg0.DB_MAX_OUTPUT_PORT_TYPE
vcc <= <VCC>
state[0] <= state[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
state[1] <= state[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE


|rec|did:inst
CLK => num[4].CLK
CLK => num[3].CLK
CLK => num[2].CLK
CLK => num[1].CLK
CLK => num[0].CLK
CLK => CLK_OUT~reg0.CLK
CLK => num[5].CLK
CLK_OUT <= CLK_OUT~reg0.DB_MAX_OUTPUT_PORT_TYPE