i2c.fit.rpt

verilog语言在maxII系列芯片上实现iic功能

; scl         ; Output   ; --            ;
; lowbit      ; Output   ; --            ;
; en[0]       ; Output   ; --            ;
; en[1]       ; Output   ; --            ;
; seg_data[0] ; Output   ; --            ;
; seg_data[1] ; Output   ; --            ;
; seg_data[2] ; Output   ; --            ;
; seg_data[3] ; Output   ; --            ;
; seg_data[4] ; Output   ; --            ;
; seg_data[5] ; Output   ; --            ;
; seg_data[6] ; Output   ; --            ;
; seg_data[7] ; Output   ; --            ;
; sda         ; Bidir    ; 1             ;
+-------------+----------+---------------+


+----------------------------------------------------------------------------------------------------------------+
; Control Signals                                                                                                ;
+--------------------+--------------+---------+---------------+--------+----------------------+------------------+
; Name               ; Location     ; Fan-Out ; Usage         ; Global ; Global Resource Used ; Global Line Name ;
+--------------------+--------------+---------+---------------+--------+----------------------+------------------+
; clk                ; PIN_127      ; 79      ; Clock         ; yes    ; Global clock         ; GCLK2            ;
; link               ; LC_X9_Y5_N5  ; 12      ; Output enable ; no     ; --                   ; --               ;
; main_state.00      ; LC_X10_Y8_N9 ; 9       ; Clock enable  ; no     ; --                   ; --               ;
; phase1             ; LC_X12_Y6_N8 ; 13      ; Sync. clear   ; no     ; --                   ; --               ;
; phase3             ; LC_X10_Y6_N0 ; 47      ; Sync. clear   ; no     ; --                   ; --               ;
; readData_reg[0]~78 ; LC_X11_Y8_N4 ; 8       ; Clock enable  ; no     ; --                   ; --               ;
; rst                ; PIN_110      ; 79      ; Async. clear  ; yes    ; Global clock         ; GCLK3            ;
; rtl~312            ; LC_X13_Y4_N2 ; 2       ; Clock enable  ; no     ; --                   ; --               ;
; start_delaycnt     ; LC_X12_Y7_N0 ; 21      ; Clock enable  ; no     ; --                   ; --               ;
+--------------------+--------------+---------+---------------+--------+----------------------+------------------+


+---------------------------------------------------------------------+
; Global & Other Fast Signals                                         ;
+------+----------+---------+----------------------+------------------+
; Name ; Location ; Fan-Out ; Global Resource Used ; Global Line Name ;
+------+----------+---------+----------------------+------------------+
; clk  ; PIN_127  ; 79      ; Global clock         ; GCLK2            ;
; rst  ; PIN_110  ; 79      ; Global clock         ; GCLK3            ;
+------+----------+---------+----------------------+------------------+


+---------------------------------+
; Non-Global High Fan-Out Signals ;
+----------------------+----------+
; Name                 ; Fan-Out  ;
+----------------------+----------+
; phase3               ; 48       ;
; i2c_state.write_data ; 27       ;
; main_state.10        ; 26       ;
; inner_state.ack      ; 22       ;
; start_delaycnt       ; 21       ;
; sda_buf              ; 20       ;
; inner_state.stop     ; 19       ;
; main_state.01        ; 18       ;
; inner_state.start    ; 16       ;
; inner_state.eighth   ; 15       ;
; i2c_state.read_data  ; 15       ;
; i2c_state.sendaddr   ; 14       ;
; i2c_state.read_ini   ; 14       ;
; phase1               ; 14       ;
; link                 ; 12       ;
; i2c_state.ini        ; 10       ;
; rtl~322              ; 10       ;
; rtl~320              ; 10       ;
; inner_state.seventh  ; 9        ;
; main_state.00        ; 9        ;
; inner_state.fourth   ; 8        ;
; inner_state.sixth    ; 8        ;
; inner_state.second   ; 8        ;
; readData_reg[0]~78   ; 8        ;
; en[1]~reg0           ; 8        ;
; en[0]~reg0           ; 8        ;
; Select~18755         ; 7        ;
; Select~18750         ; 7        ;
; clk_div[3]           ; 7        ;
; reduce_or~2162       ; 7        ;
; reduce_or~2161       ; 7        ;
; seg_data_buf[3]~521  ; 7        ;
; seg_data_buf[2]~520  ; 7        ;
; seg_data_buf[1]~519  ; 7        ;
; seg_data_buf[0]~518  ; 7        ;
; inner_state.first    ; 6        ;
; inner_state.fifth    ; 6        ;
; readData_reg[0]~77   ; 6        ;
; inner_state.third    ; 5        ;
; add~622              ; 5        ;
; add~602              ; 5        ;
; add~592              ; 5        ;
; i2c_state~122        ; 5        ;
; rtl~314              ; 5        ;
; rtl~313              ; 5        ;
; cnt_scan[5]~105      ; 5        ;
; cnt_scan[1]          ; 5        ;
; cnt_scan[0]~85       ; 5        ;
; cnt_scan[0]          ; 5        ;
; phase0               ; 5        ;
+----------------------+----------+


+---------------------------------------------------+
; Interconnect Usage Summary                        ;
+----------------------------+----------------------+
; Interconnect Resource Type ; Usage                ;
+----------------------------+----------------------+
; C4s                        ; 151 / 2,870 ( 5 % )  ;
; Direct links               ; 99 / 3,938 ( 3 % )   ;
; Global clocks              ; 2 / 4 ( 50 % )       ;
; LAB clocks                 ; 16 / 72 ( 22 % )     ;
; LUT chains                 ; 30 / 1,143 ( 3 % )   ;
; Local interconnects        ; 397 / 3,938 ( 10 % ) ;
; R4s                        ; 136 / 2,832 ( 5 % )  ;
+----------------------------+----------------------+


+---------------------------------------------------------------------------+
; LAB Logic Elements                                                        ;
+--------------------------------------------+------------------------------+
; Number of Logic Elements  (Average = 8.67) ; Number of LABs  (Total = 30) ;
+--------------------------------------------+------------------------------+
; 1                                          ; 2                            ;
; 2                                          ; 2                            ;
; 3                                          ; 0                            ;
; 4                                          ; 0                            ;
; 5                                          ; 0                            ;
; 6                                          ; 0                            ;
; 7                                          ; 1                            ;
; 8                                          ; 1                            ;
; 9                                          ; 1                            ;
; 10                                         ; 23                           ;
+--------------------------------------------+------------------------------+


+-------------------------------------------------------------------+
; LAB-wide Signals                                                  ;
+------------------------------------+------------------------------+
; LAB-wide Signals  (Average = 1.50) ; Number of LABs  (Total = 30) ;
+------------------------------------+------------------------------+
; 1 Async. clear                     ; 20                           ;
; 1 Clock                            ; 20                           ;
; 1 Clock enable                     ; 4                            ;
; 2 Clock enables                    ; 1                            ;