📄 i2c.tan.rpt
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; Use Fast Timing Models ; Off ; ; ; ;
; Report IO Paths Separately ; Off ; ; ; ;
; Default hold multicycle ; Same As Multicycle ; ; ; ;
; Cut paths between unrelated clock domains ; On ; ; ; ;
; Cut off read during write signal paths ; On ; ; ; ;
; Cut off feedback from I/O pins ; On ; ; ; ;
; Report Combined Fast/Slow Timing ; Off ; ; ; ;
; fmax Requirement ; 45 MHz ; ; ; ;
; Ignore Clock Settings ; On ; ; ; ;
; Analyze latches as synchronous elements ; Off ; ; ; ;
; Enable Recovery/Removal analysis ; Off ; ; ; ;
; Enable Clock Latency ; Off ; ; ; ;
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; Clock Settings Summary ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; Clock Node Name ; Clock Setting Name ; Type ; Fmax Requirement ; Early Latency ; Late Latency ; Based on ; Multiply Base Fmax by ; Divide Base Fmax by ; Offset ; Phase offset ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; clk ; ; User Pin ; 45.0 MHz ; 0.000 ns ; 0.000 ns ; -- ; N/A ; N/A ; N/A ; ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Setup: 'clk' ;
+-----------------------------------------+-----------------------------------------------------+----------------------+---------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; Slack ; Actual fmax (period) ; From ; To ; From Clock ; To Clock ; Required Setup Relationship ; Required Longest P2P Time ; Actual Longest P2P Time ;
+-----------------------------------------+-----------------------------------------------------+----------------------+---------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; 11.311 ns ; 91.65 MHz ( period = 10.911 ns ) ; inner_state.first ; sda_buf ; clk ; clk ; 22.222 ns ; 21.513 ns ; 10.202 ns ;
; 11.496 ns ; 93.23 MHz ( period = 10.726 ns ) ; inner_state.third ; sda_buf ; clk ; clk ; 22.222 ns ; 21.513 ns ; 10.017 ns ;
; 11.711 ns ; 95.14 MHz ( period = 10.511 ns ) ; inner_state.start ; sda_buf ; clk ; clk ; 22.222 ns ; 21.513 ns ; 9.802 ns ;
; 11.798 ns ; 95.93 MHz ( period = 10.424 ns ) ; inner_state.stop ; link ; clk ; clk ; 22.222 ns ; 21.513 ns ; 9.715 ns ;
; 11.840 ns ; 96.32 MHz ( period = 10.382 ns ) ; inner_state.fifth ; sda_buf ; clk ; clk ; 22.222 ns ; 21.513 ns ; 9.673 ns ;
; 12.019 ns ; 98.01 MHz ( period = 10.203 ns ) ; inner_state.stop ; sda_buf ; clk ; clk ; 22.222 ns ; 21.513 ns ; 9.494 ns ;
; 12.082 ns ; 98.62 MHz ( period = 10.140 ns ) ; phase3 ; link ; clk ; clk ; 22.222 ns ; 21.513 ns ; 9.431 ns ;
; 12.198 ns ; 99.76 MHz ( period = 10.024 ns ) ; inner_state.start ; link ; clk ; clk ; 22.222 ns ; 21.513 ns ; 9.315 ns ;
; 12.331 ns ; 101.10 MHz ( period = 9.891 ns ) ; inner_state.first ; link ; clk ; clk ; 22.222 ns ; 21.513 ns ; 9.182 ns ;
; 12.351 ns ; 101.31 MHz ( period = 9.871 ns ) ; link ; link ; clk ; clk ; 22.222 ns ; 21.513 ns ; 9.162 ns ;
; 12.373 ns ; 101.53 MHz ( period = 9.849 ns ) ; phase0 ; sda_buf ; clk ; clk ; 22.222 ns ; 21.513 ns ; 9.140 ns ;
; 12.401 ns ; 101.82 MHz ( period = 9.821 ns ) ; inner_state.eighth ; sda_buf ; clk ; clk ; 22.222 ns ; 21.513 ns ; 9.112 ns ;
; 12.421 ns ; 102.03 MHz ( period = 9.801 ns ) ; cnt_delay[6] ; cnt_delay[0] ; clk ; clk ; 22.222 ns ; 21.513 ns ; 9.092 ns ;
; 12.477 ns ; 102.62 MHz ( period = 9.745 ns ) ; cnt_delay[6] ; main_state.00 ; clk ; clk ; 22.222 ns ; 21.513 ns ; 9.036 ns ;
; 12.516 ns ; 103.03 MHz ( period = 9.706 ns ) ; inner_state.third ; link ; clk ; clk ; 22.222 ns ; 21.513 ns ; 8.997 ns ;
; 12.575 ns ; 103.66 MHz ( period = 9.647 ns ) ; inner_state.seventh ; sda_buf ; clk ; clk ; 22.222 ns ; 21.513 ns ; 8.938 ns ;
; 12.614 ns ; 104.08 MHz ( period = 9.608 ns ) ; phase3 ; inner_state.first ; clk ; clk ; 22.222 ns ; 21.513 ns ; 8.899 ns ;
; 12.658 ns ; 104.56 MHz ( period = 9.564 ns ) ; inner_state.stop ; inner_state.ack ; clk ; clk ; 22.222 ns ; 21.513 ns ; 8.855 ns ;
; 12.772 ns ; 105.82 MHz ( period = 9.450 ns ) ; i2c_state.sendaddr ; link ; clk ; clk ; 22.222 ns ; 21.513 ns ; 8.741 ns ;
; 12.788 ns ; 106.00 MHz ( period = 9.434 ns ) ; inner_state.eighth ; link ; clk ; clk ; 22.222 ns ; 21.513 ns ; 8.725 ns ;
; 12.805 ns ; 106.19 MHz ( period = 9.417 ns ) ; inner_state.ack ; sda_buf ; clk ; clk ; 22.222 ns ; 21.513 ns ; 8.708 ns ;
; 12.852 ns ; 106.72 MHz ( period = 9.370 ns ) ; cnt_delay[9] ; cnt_delay[0] ; clk ; clk ; 22.222 ns ; 21.513 ns ; 8.661 ns ;
; 12.860 ns ; 106.81 MHz ( period = 9.362 ns ) ; inner_state.fifth ; link ; clk ; clk ; 22.222 ns ; 21.513 ns ; 8.653 ns ;
; 12.864 ns ; 106.86 MHz ( period = 9.358 ns ) ; inner_state.seventh ; link ; clk ; clk ; 22.222 ns ; 21.513 ns ; 8.649 ns ;
; 12.882 ns ; 107.07 MHz ( period = 9.340 ns ) ; cnt_delay[6] ; main_state.10 ; clk ; clk ; 22.222 ns ; 21.513 ns ; 8.631 ns ;
; 12.908 ns ; 107.37 MHz ( period = 9.314 ns ) ; cnt_delay[9] ; main_state.00 ; clk ; clk ; 22.222 ns ; 21.513 ns ; 8.605 ns ;
; 12.932 ns ; 107.64 MHz ( period = 9.290 ns ) ; sda_buf ; sda_buf ; clk ; clk ; 22.222 ns ; 21.513 ns ; 8.581 ns ;
; 13.002 ns ; 108.46 MHz ( period = 9.220 ns ) ; inner_state.ack ; link ; clk ; clk ; 22.222 ns ; 21.513 ns ; 8.511 ns ;
; 13.018 ns ; 108.65 MHz ( period = 9.204 ns ) ; inner_state.second ; sda_buf ; clk ; clk ; 22.222 ns ; 21.513 ns ; 8.495 ns ;
; 13.058 ns ; 109.12 MHz ( period = 9.164 ns ) ; inner_state.start ; inner_state.ack ; clk ; clk ; 22.222 ns ; 21.513 ns ; 8.455 ns ;
; 13.070 ns ; 109.27 MHz ( period = 9.152 ns ) ; phase1 ; sda_buf ; clk ; clk ; 22.222 ns ; 21.513 ns ; 8.443 ns ;
; 13.076 ns ; 109.34 MHz ( period = 9.146 ns ) ; cnt_delay[0] ; cnt_delay[0] ; clk ; clk ; 22.222 ns ; 21.513 ns ; 8.437 ns ;
; 13.079 ns ; 109.37 MHz ( period = 9.143 ns ) ; inner_state.stop ; inner_state.first ; clk ; clk ; 22.222 ns ; 21.513 ns ; 8.434 ns ;
; 13.132 ns ; 110.01 MHz ( period = 9.090 ns ) ; cnt_delay[0] ; main_state.00 ; clk ; clk ; 22.222 ns ; 21.513 ns ; 8.381 ns ;
; 13.187 ns ; 110.68 MHz ( period = 9.035 ns ) ; i2c_state.read_data ; link ; clk ; clk ; 22.222 ns ; 21.513 ns ; 8.326 ns ;
; 13.189 ns ; 110.71 MHz ( period = 9.033 ns ) ; cnt_delay[6] ; main_state.01 ; clk ; clk ; 22.222 ns ; 21.513 ns ; 8.324 ns ;
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