jk.txt

这是基于verilog语言写的

module JK(idclock,reset,j,k,q,qn)
input idclock,reset,j,k;
output q,qn;
reg q,qn;

always@(posedge idclock or posedge reset)
begin
   case({j,k})
     2'b00;begin q<=q;qn=~q; end
     2'b01;begin q<=1'b0;qn=~q; end
     2'b10;begin q<=1'b1;qn=~q; end
     2'b11;begin q<=~q;qn=~q; end
   endcase
end
endmodule