ffd_tp.v.bak

这是基于verilog语言写的

module FFD_tp;
reg idclock,reset,a;
wire b,c;

parameter dely=100;
FFD inst_FFD(idclock,reset,a,b,c);

initial
begin idclock=0;reset=0;a=0;
#(dely*20) reset=1;
#(dely*20) a=1;
#(dely*20) a=0;
#(dely*20)$stop;
end

always#(dely/2) idclock=~idclock;

initial
$monitor($time,,,"idclock=%d,reset=%d,a=%d,b=%d,c=%d", idclock,reset,a,b,c);
endmodule