📄 sin.fit.rpt
字号:
; |sld_dffex:RESET| ; 1 (1) ; 1 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 1 (1) ; 0 (0) ; |sin|sld_hub:sld_hub_inst|sld_dffex:RESET ;
; |sld_dffex:\GEN_IRF:1:IRF| ; 5 (5) ; 5 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 5 (5) ; 0 (0) ; |sin|sld_hub:sld_hub_inst|sld_dffex:\GEN_IRF:1:IRF ;
; |sld_dffex:\GEN_SHADOW_IRF:1:S_IRF| ; 5 (5) ; 5 ; 0 ; 0 ; 0 ; 0 (0) ; 5 (5) ; 0 (0) ; 0 (0) ; |sin|sld_hub:sld_hub_inst|sld_dffex:\GEN_SHADOW_IRF:1:S_IRF ;
; |sld_jtag_state_machine:jtag_state_machine| ; 21 (21) ; 19 ; 0 ; 0 ; 0 ; 2 (2) ; 0 (0) ; 19 (19) ; 0 (0) ; |sin|sld_hub:sld_hub_inst|sld_jtag_state_machine:jtag_state_machine ;
; |sld_rom_sr:HUB_INFO_REG| ; 17 (17) ; 9 ; 0 ; 0 ; 0 ; 8 (8) ; 0 (0) ; 9 (9) ; 5 (5) ; |sin|sld_hub:sld_hub_inst|sld_rom_sr:HUB_INFO_REG ;
+---------------------------------------------------------------------+-------------+--------------+-------------+------+--------------+--------------+-------------------+------------------+-----------------+-------------------------------------------------------------------------------------------------------------------------------------------------------------+
Note: For table entries with two numbers listed, the numbers in parentheses indicate the number of resources of the given type used by the specific entity alone. The numbers listed outside of parentheses indicate the total resources of the given type used by the specific entity and all of its sub-entities in the hierarchy.
+-----------------------------------------------------------------------------------+
; Delay Chain Summary ;
+----------+----------+---------------+---------------+-----------------------+-----+
; Name ; Pin Type ; Pad to Core 0 ; Pad to Core 1 ; Pad to Input Register ; TCO ;
+----------+----------+---------------+---------------+-----------------------+-----+
; clk ; Input ; OFF ; OFF ; -- ; -- ;
; fword[0] ; Input ; ON ; ON ; -- ; -- ;
; fword[1] ; Input ; ON ; ON ; -- ; -- ;
; fword[2] ; Input ; ON ; ON ; -- ; -- ;
; fword[3] ; Input ; ON ; ON ; -- ; -- ;
; fword[4] ; Input ; OFF ; OFF ; -- ; -- ;
; fword[5] ; Input ; ON ; ON ; -- ; -- ;
; fword[6] ; Input ; ON ; ON ; -- ; -- ;
; fword[7] ; Input ; ON ; ON ; -- ; -- ;
; dout[0] ; Output ; -- ; -- ; -- ; -- ;
; dout[1] ; Output ; -- ; -- ; -- ; -- ;
; dout[2] ; Output ; -- ; -- ; -- ; -- ;
; dout[3] ; Output ; -- ; -- ; -- ; -- ;
; dout[4] ; Output ; -- ; -- ; -- ; -- ;
; dout[5] ; Output ; -- ; -- ; -- ; -- ;
; dout[6] ; Output ; -- ; -- ; -- ; -- ;
; dout[7] ; Output ; -- ; -- ; -- ; -- ;
+----------+----------+---------------+---------------+-----------------------+-----+
+---------------------------------------------------------+
; Pad To Core Delay Chain Fanout ;
+---------------------------+-------------------+---------+
; Source Pin / Fanout ; Pad To Core Index ; Setting ;
+---------------------------+-------------------+---------+
; clk ; ; ;
; fword[0] ; ; ;
; - reg16b:u2|dout[6] ; 0 ; ON ;
; fword[1] ; ; ;
; - reg16b:u2|dout[7] ; 1 ; ON ;
; fword[2] ; ; ;
; - reg16b:u2|dout[8] ; 0 ; ON ;
; fword[3] ; ; ;
; - reg16b:u2|dout[9] ; 1 ; ON ;
; fword[4] ; ; ;
; fword[5] ; ; ;
; - reg16b:u2|dout[11] ; 0 ; ON ;
; fword[6] ; ; ;
; - reg16b:u2|dout[12] ; 0 ; ON ;
; fword[7] ; ; ;
; - reg16b:u2|dout[13] ; 0 ; ON ;
+---------------------------+-------------------+---------+
+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Control Signals ;
+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------+---------------+---------+--------------------------+--------+----------------------+------------------+
; Name ; Location ; Fan-Out ; Usage ; Global ; Global Resource Used ; Global Line Name ;
+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------+---------------+---------+--------------------------+--------+----------------------+------------------+
; altera_internal_jtag~TCKUTAP ; JTAG_X1_Y6_N1 ; 108 ; Clock ; yes ; Global clock ; GCLK2 ;
; altera_internal_jtag~TMSUTAP ; JTAG_X1_Y6_N1 ; 23 ; Sync. clear ; no ; -- ; -- ;
; clk ; PIN_17 ; 12 ; Clock ; yes ; Global clock ; GCLK1 ;
; data_rom:u3|altsyncram:altsyncram_component|altsyncram_cfu:auto_generated|sld_mod_ram_rom:mgl_prim2|enable_write~11 ; LC_X18_Y6_N4 ; 2 ; Write enable ; no ; -- ; -- ;
; data_rom:u3|altsyncram:altsyncram_component|altsyncram_cfu:auto_generated|sld_mod_ram_rom:mgl_prim2|name_gen~2 ; LC_X18_Y6_N0 ; 4 ; Clock enable ; no ; -- ; -- ;
; data_rom:u3|altsyncram:altsyncram_component|altsyncram_cfu:auto_generated|sld_mod_ram_rom:mgl_prim2|process0~11 ; LC_X18_Y6_N1 ; 10 ; Sync. load ; no ; -- ; -- ;
; data_rom:u3|altsyncram:altsyncram_component|altsyncram_cfu:auto_generated|sld_mod_ram_rom:mgl_prim2|process4~12 ; LC_X18_Y6_N9 ; 4 ; Clock enable ; no ; -- ; -- ;
; data_rom:u3|altsyncram:altsyncram_component|altsyncram_cfu:auto_generated|sld_mod_ram_rom:mgl_prim2|ram_rom_data_reg[7]~643 ; LC_X17_Y6_N9 ; 8 ; Clock enable ; no ; -- ; -- ;
; data_rom:u3|altsyncram:altsyncram_component|altsyncram_cfu:auto_generated|sld_mod_ram_rom:mgl_prim2|reduce_nor~1 ; LC_X20_Y6_N5 ; 4 ; Sync. clear ; no ; -- ; -- ;
; data_rom:u3|altsyncram:altsyncram_component|altsyncram_cfu:auto_generated|sld_mod_ram_rom:mgl_prim2|sld_rom_sr:\ram_rom_logic_gen:name_gen:info_rom_sr|clear_signal ; LC_X20_Y7_N4 ; 18 ; Async. clear ; yes ; Global clock ; GCLK6 ;
; data_rom:u3|altsyncram:altsyncram_component|altsyncram_cfu:auto_generated|sld_mod_ram_rom:mgl_prim2|sld_rom_sr:\ram_rom_logic_gen:name_gen:info_rom_sr|word_counter[0]~8 ; LC_X19_Y7_N2 ; 5 ; Clock enable ; no ; -- ; -- ;
; sld_hub:sld_hub_inst|BROADCAST_ENA~27 ; LC_X18_Y6_N7 ; 1 ; Clock enable ; no ; -- ; -- ;
; sld_hub:sld_hub_inst|CLEAR_SIGNAL~0 ; LC_X15_Y6_N4 ; 25 ; Async. clear ; yes ; Global clock ; GCLK3 ;
; sld_hub:sld_hub_inst|GEN_SHADOW_IRF~0 ; LC_X17_Y7_N7 ; 5 ; Clock enable ; no ; -- ; -- ;
; sld_hub:sld_hub_inst|IRF_ENABLE[1]~77 ; LC_X18_Y7_N8 ; 5 ; Clock enable ; no ; -- ; -- ;
; sld_hub:sld_hub_inst|IRF_ENA_ENABLE~21 ; LC_X18_Y7_N3 ; 2 ; Clock enable ; no ; -- ; -- ;
; sld_hub:sld_hub_inst|IRSR_ENA ; LC_X20_Y7_N0 ; 1 ; Clock enable ; no ; -- ; -- ;
; sld_hub:sld_hub_inst|comb~6 ; LC_X15_Y6_N2 ; 1 ; Clock enable ; no ; -- ; -- ;
; sld_hub:sld_hub_inst|comb~68 ; LC_X19_Y7_N6 ; 5 ; Clock enable ; no ; -- ; -- ;
; sld_hub:sld_hub_inst|comb~8 ; LC_X19_Y7_N5 ; 4 ; Clock enable ; no ; -- ; -- ;
; sld_hub:sld_hub_inst|jtag_debug_mode_usr1 ; LC_X19_Y6_N4 ; 10 ; Async. clear ; no ; -- ; -- ;
; sld_hub:sld_hub_inst|node_ena~18 ; LC_X18_Y6_N3 ; 1 ; Clock enable ; no ; -- ; -- ;
; sld_hub:sld_hub_inst|process2~0 ; LC_X16_Y7_N9 ; 1 ; Clock enable ; no ; -- ; -- ;
; sld_hub:sld_hub_inst|sld_dffex:IRSR|Q[0]~112 ; LC_X19_Y7_N4 ; 5 ; Clock enable ; no ; -- ; -- ;
; sld_hub:sld_hub_inst|sld_dffex:\GEN_IRF:1:IRF|Q[0] ; LC_X17_Y7_N9 ; 16 ; Async. clear, Sync. load ; yes ; Global clock ; GCLK7 ;
; sld_hub:sld_hub_inst|sld_dffex:\GEN_IRF:1:IRF|Q[3] ; LC_X17_Y7_N2 ; 7 ; Async. clear ; yes ; Global clock ; GCLK4 ;
; sld_hub:sld_hub_inst|sld_jtag_state_machine:jtag_state_machine|state[0] ; LC_X18_Y5_N2 ; 15 ; Async. clear ; yes ; Global clock ; GCLK5 ;
; sld_hub:sld_hub_inst|sld_jtag_state_machine:jtag_state_machine|state[11] ; LC_X19_Y5_N7 ; 12 ; Clock enable ; no ; -- ; -- ;
; sld_hub:sld_hub_inst|sld_jtag_state_machine:jtag_state_machine|state[12] ; LC_X17_Y5_N4 ; 5 ; Clock enable ; no ; -- ; -- ;
; sld_hub:sld_hub_inst|sld_jtag_state_machine:jtag_state_machine|state[4] ; LC_X19_Y5_N2 ; 29 ; Sync. load ; no ; -- ; -- ;
; sld_hub:sld_hub_inst|sld_jtag_state_machine:jtag_state_machine|state[8] ; LC_X18_Y5_N4 ; 9 ; Async. clear ; no ; -- ; -- ;
; sld_hub:sld_hub_inst|sld_jtag_state_machine:jtag_state_machine|state~13 ; LC_X19_Y7_N7 ; 1 ; Clock enable ; no ; -- ; -- ;
; sld_hub:sld_hub_inst|sld_rom_sr:HUB_INFO_REG|word_counter[0]~8 ; LC_X19_Y7_N1 ; 5 ; Clock enable ; no ; -- ; -- ;
+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------+---------------+---------+--------------------------+--------+----------------------+------------------+
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