light.sim.rpt

自己写的一个VHDL程序

; |controller|lpm_add_sub:add_rtl_0|addcore:adder|addcore:adder[0]|psi[3]            ; |controller|lpm_add_sub:add_rtl_0|addcore:adder|addcore:adder[0]|psi[3]            ; out0             ;
; |controller|lpm_add_sub:add_rtl_0|addcore:adder|addcore:adder[0]|ps[4]~4           ; |controller|lpm_add_sub:add_rtl_0|addcore:adder|addcore:adder[0]|ps[4]~4           ; out0             ;
; |controller|lpm_add_sub:add_rtl_0|addcore:adder|addcore:adder[0]|psi[4]            ; |controller|lpm_add_sub:add_rtl_0|addcore:adder|addcore:adder[0]|psi[4]            ; out0             ;
; |controller|lpm_add_sub:add_rtl_0|addcore:adder|addcore:adder[0]|pc[0]             ; |controller|lpm_add_sub:add_rtl_0|addcore:adder|addcore:adder[0]|pc[0]             ; out0             ;
; |controller|lpm_add_sub:add_rtl_0|addcore:adder|addcore:adder[0]|pc[1]             ; |controller|lpm_add_sub:add_rtl_0|addcore:adder|addcore:adder[0]|pc[1]             ; out0             ;
; |controller|lpm_add_sub:add_rtl_0|addcore:adder|addcore:adder[0]|pc[2]             ; |controller|lpm_add_sub:add_rtl_0|addcore:adder|addcore:adder[0]|pc[2]             ; out0             ;
; |controller|lpm_add_sub:add_rtl_0|addcore:adder|addcore:adder[0]|pc[3]             ; |controller|lpm_add_sub:add_rtl_0|addcore:adder|addcore:adder[0]|pc[3]             ; out0             ;
; |controller|lpm_add_sub:add_rtl_0|addcore:adder|addcore:adder[0]|gc[0]             ; |controller|lpm_add_sub:add_rtl_0|addcore:adder|addcore:adder[0]|gc[0]             ; out0             ;
; |controller|lpm_add_sub:add_rtl_0|addcore:adder|addcore:adder[0]|tot_cin_node[0]   ; |controller|lpm_add_sub:add_rtl_0|addcore:adder|addcore:adder[0]|tot_cin_node[0]   ; out0             ;
; |controller|lpm_add_sub:add_rtl_0|addcore:adder|addcore:adder[0]|_~2               ; |controller|lpm_add_sub:add_rtl_0|addcore:adder|addcore:adder[0]|_~2               ; out0             ;
; |controller|lpm_add_sub:add_rtl_0|addcore:adder|addcore:adder[0]|_~3               ; |controller|lpm_add_sub:add_rtl_0|addcore:adder|addcore:adder[0]|_~3               ; out0             ;
+------------------------------------------------------------------------------------+------------------------------------------------------------------------------------+------------------+


The following table displays output ports that do not toggle to 0 during simulation.
+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Missing 0-Value Coverage                                                                                                                                                                   ;
+------------------------------------------------------------------------------------+------------------------------------------------------------------------------------+------------------+
; Node Name                                                                          ; Output Port Name                                                                   ; Output Port Type ;
+------------------------------------------------------------------------------------+------------------------------------------------------------------------------------+------------------+
; |controller|redb~0                                                                 ; |controller|redb~0                                                                 ; out              ;
; |controller|greenb~0                                                               ; |controller|greenb~0                                                               ; out              ;
; |controller|yellowb~0                                                              ; |controller|yellowb~0                                                              ; out              ;
; |controller|redb~reg0                                                              ; |controller|redb~reg0                                                              ; out              ;
; |controller|greenb~reg0                                                            ; |controller|greenb~reg0                                                            ; out              ;
; |controller|yellowb~reg0                                                           ; |controller|yellowb~reg0                                                           ; out              ;
; |controller|flash~reg0                                                             ; |controller|flash~reg0                                                             ; out              ;
; |controller|hold                                                                   ; |controller|hold                                                                   ; out              ;
; |controller|numb[0]                                                                ; |controller|numb[0]                                                                ; pin_out          ;
; |controller|numb[1]                                                                ; |controller|numb[1]                                                                ; pin_out          ;
; |controller|numb[2]                                                                ; |controller|numb[2]                                                                ; pin_out          ;
; |controller|numb[3]                                                                ; |controller|numb[3]                                                                ; pin_out          ;
; |controller|numb[4]                                                                ; |controller|numb[4]                                                                ; pin_out          ;
; |controller|redb                                                                   ; |controller|redb                                                                   ; pin_out          ;
; |controller|greenb                                                                 ; |controller|greenb                                                                 ; pin_out          ;
; |controller|yellowb                                                                ; |controller|yellowb                                                                ; pin_out          ;
; |controller|flash                                                                  ; |controller|flash                                                                  ; pin_out          ;
; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|datab_node[7]~0   ; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|datab_node[7]~0   ; out0             ;
; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|datab_node[5]     ; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|datab_node[5]     ; out0             ;
; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|datab_node[4]     ; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|datab_node[4]     ; out0             ;
; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|datab_node[3]     ; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|datab_node[3]     ; out0             ;
; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|datab_node[2]     ; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|datab_node[2]     ; out0             ;
; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|datab_node[1]     ; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|datab_node[1]     ; out0             ;
; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|datab_node[0]     ; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|datab_node[0]     ; out0             ;
; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|ps[0]~0           ; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|ps[0]~0           ; out0             ;
; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|psi[0]            ; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|psi[0]            ; out0             ;
; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|gn[0]             ; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|gn[0]             ; out0             ;
; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|gn[1]             ; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|gn[1]             ; out0             ;
; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|ps[2]~2           ; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|ps[2]~2           ; out0             ;
; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|psi[2]            ; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|psi[2]            ; out0             ;
; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|gn[3]             ; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|gn[3]             ; out0             ;
; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|gn[4]             ; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|gn[4]             ; out0             ;
; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|ps[5]~5           ; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|ps[5]~5           ; out0             ;
; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|psi[5]            ; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|psi[5]            ; out0             ;
; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|pc[0]             ; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|pc[0]             ; out0             ;
; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|pc[1]             ; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|pc[1]             ; out0             ;
; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|pc[2]             ; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|pc[2]             ; out0             ;
; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|pc[3]             ; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|pc[3]             ; out0             ;
; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|pc[4]             ; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|pc[4]             ; out0             ;
; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|g3~0              ; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|g3~0              ; out0             ;
; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|gc[0]             ; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|gc[0]             ; out0             ;
; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|tot_cin_node[0]   ; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|tot_cin_node[0]   ; out0             ;
; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|tot_cin_node[4]~0 ; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|tot_cin_node[4]~0 ; out0             ;
; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|_~2               ; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|_~2               ; out0             ;
; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|_~4               ; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|_~4               ; out0             ;
; |controller|lpm_add_sub:add_rtl_1|addcore:adder|addcore:adder[0]|datab_node[7]~0   ; |controller|lpm_add_sub:add_rtl_1|addcore:adder|addcore:adder[0]|datab_node[7]~0   ; out0             ;
; |controller|lpm_add_sub:add_rtl_1|addcore:adder|addcore:adder[0]|datab_node[4]     ; |controller|lpm_add_sub:add_rtl_1|addcore:adder|addcore:adder[0]|datab_node[4]     ; out0             ;
; |controller|lpm_add_sub:add_rtl_1|addcore:adder|addcore:adder[0]|datab_node[3]     ; |controller|lpm_add_sub:add_rtl_1|addcore:adder|addcore:adder[0]|datab_node[3]     ; out0             ;
; |controller|lpm_add_sub:add_rtl_1|addcore:adder|addcore:adder[0]|datab_node[2]     ; |controller|lpm_add_sub:add_rtl_1|addcore:adder|addcore:adder[0]|datab_node[2]     ; out0             ;
; |controller|lpm_add_sub:add_rtl_1|addcore:adder|addcore:adder[0]|datab_node[1]     ; |controller|lpm_add_sub:add_rtl_1|addcore:adder|addcore:adder[0]|datab_node[1]     ; out0             ;
; |controller|lpm_add_sub:add_rtl_1|addcore:adder|addcore:adder[0]|datab_node[0]     ; |controller|lpm_add_sub:add_rtl_1|addcore:adder|addcore:adder[0]|datab_node[0]     ; out0             ;
; |controller|lpm_add_sub:add_rtl_1|addcore:adder|addcore:adder[0]|ps[0]~0           ; |controller|lpm_add_sub:add_rtl_1|addcore:adder|addcore:adder[0]|ps[0]~0           ; out0             ;
; |controller|lpm_add_sub:add_rtl_1|addcore:adder|addcore:adder[0]|psi[0]            ; |controller|lpm_add_sub:add_rtl_1|addcore:adder|addcore:adder[0]|psi[0]            ; out0             ;
; |controller|lpm_add_sub:add_rtl_1|addcore:adder|addcore:adder[0]|gn[0]             ; |controller|lpm_add_sub:add_rtl_1|addcore:adder|addcore:adder[0]|gn[0]             ; out0             ;
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