light.sim.rpt

来自「自己写的一个VHDL程序」· RPT 代码 · 共 414 行 · 第 1/5 页

; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|psi[3]              ; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|psi[3]              ; out0             ;
; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|ps[4]~4             ; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|ps[4]~4             ; out0             ;
; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|psi[4]              ; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|psi[4]              ; out0             ;
; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|gn[5]               ; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|gn[5]               ; out0             ;
; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|g3                  ; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|g3                  ; out0             ;
; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|_~0                 ; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|_~0                 ; out0             ;
; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|g4~0                ; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|g4~0                ; out0             ;
; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|p2c[0]              ; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|p2c[0]              ; out0             ;
; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|gc[1]~0             ; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|gc[1]~0             ; out0             ;
; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|gc[1]               ; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|gc[1]               ; out0             ;
; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|gc[2]~1             ; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|gc[2]~1             ; out0             ;
; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|gc[2]               ; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|gc[2]               ; out0             ;
; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|tot_cin_node[1]     ; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|tot_cin_node[1]     ; out0             ;
; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|tot_cin_node[2]     ; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|tot_cin_node[2]     ; out0             ;
; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|tot_cin_node[3]     ; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|tot_cin_node[3]     ; out0             ;
; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|tot_cin_node[4]     ; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|tot_cin_node[4]     ; out0             ;
; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|unreg_res_node[1]~0 ; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|unreg_res_node[1]~0 ; out0             ;
; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|unreg_res_node[1]   ; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|unreg_res_node[1]   ; out0             ;
; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|_~3                 ; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|_~3                 ; out0             ;
; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|unreg_res_node[2]~1 ; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|unreg_res_node[2]~1 ; out0             ;
; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|unreg_res_node[2]   ; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|unreg_res_node[2]   ; out0             ;
; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|unreg_res_node[3]   ; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|unreg_res_node[3]   ; out0             ;
; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|unreg_res_node[4]~2 ; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|unreg_res_node[4]~2 ; out0             ;
; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|unreg_res_node[4]   ; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|unreg_res_node[4]   ; out0             ;
; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|_~5                 ; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|_~5                 ; out0             ;
; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|unreg_res_node[5]~3 ; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|unreg_res_node[5]~3 ; out0             ;
; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|unreg_res_node[5]   ; |controller|lpm_add_sub:add_rtl_2|addcore:adder|addcore:adder[0]|unreg_res_node[5]   ; out0             ;
; |controller|lpm_add_sub:add_rtl_1|addcore:adder|addcore:adder[0]|ps[1]~1             ; |controller|lpm_add_sub:add_rtl_1|addcore:adder|addcore:adder[0]|ps[1]~1             ; out0             ;
; |controller|lpm_add_sub:add_rtl_1|addcore:adder|addcore:adder[0]|psi[1]              ; |controller|lpm_add_sub:add_rtl_1|addcore:adder|addcore:adder[0]|psi[1]              ; out0             ;
; |controller|lpm_add_sub:add_rtl_1|addcore:adder|addcore:adder[0]|gn[2]               ; |controller|lpm_add_sub:add_rtl_1|addcore:adder|addcore:adder[0]|gn[2]               ; out0             ;
; |controller|lpm_add_sub:add_rtl_1|addcore:adder|addcore:adder[0]|gn[3]               ; |controller|lpm_add_sub:add_rtl_1|addcore:adder|addcore:adder[0]|gn[3]               ; out0             ;
; |controller|lpm_add_sub:add_rtl_1|addcore:adder|addcore:adder[0]|ps[4]~4             ; |controller|lpm_add_sub:add_rtl_1|addcore:adder|addcore:adder[0]|ps[4]~4             ; out0             ;
; |controller|lpm_add_sub:add_rtl_1|addcore:adder|addcore:adder[0]|psi[4]              ; |controller|lpm_add_sub:add_rtl_1|addcore:adder|addcore:adder[0]|psi[4]              ; out0             ;
; |controller|lpm_add_sub:add_rtl_1|addcore:adder|addcore:adder[0]|g3~0                ; |controller|lpm_add_sub:add_rtl_1|addcore:adder|addcore:adder[0]|g3~0                ; out0             ;
; |controller|lpm_add_sub:add_rtl_1|addcore:adder|addcore:adder[0]|g3                  ; |controller|lpm_add_sub:add_rtl_1|addcore:adder|addcore:adder[0]|g3                  ; out0             ;
; |controller|lpm_add_sub:add_rtl_1|addcore:adder|addcore:adder[0]|_~0                 ; |controller|lpm_add_sub:add_rtl_1|addcore:adder|addcore:adder[0]|_~0                 ; out0             ;
; |controller|lpm_add_sub:add_rtl_1|addcore:adder|addcore:adder[0]|g4~0                ; |controller|lpm_add_sub:add_rtl_1|addcore:adder|addcore:adder[0]|g4~0                ; out0             ;
; |controller|lpm_add_sub:add_rtl_1|addcore:adder|addcore:adder[0]|gc[1]~0             ; |controller|lpm_add_sub:add_rtl_1|addcore:adder|addcore:adder[0]|gc[1]~0             ; out0             ;
; |controller|lpm_add_sub:add_rtl_1|addcore:adder|addcore:adder[0]|gc[1]               ; |controller|lpm_add_sub:add_rtl_1|addcore:adder|addcore:adder[0]|gc[1]               ; out0             ;
; |controller|lpm_add_sub:add_rtl_1|addcore:adder|addcore:adder[0]|gc[2]~1             ; |controller|lpm_add_sub:add_rtl_1|addcore:adder|addcore:adder[0]|gc[2]~1             ; out0             ;
; |controller|lpm_add_sub:add_rtl_1|addcore:adder|addcore:adder[0]|gc[2]               ; |controller|lpm_add_sub:add_rtl_1|addcore:adder|addcore:adder[0]|gc[2]               ; out0             ;
; |controller|lpm_add_sub:add_rtl_1|addcore:adder|addcore:adder[0]|tot_cin_node[1]     ; |controller|lpm_add_sub:add_rtl_1|addcore:adder|addcore:adder[0]|tot_cin_node[1]     ; out0             ;
; |controller|lpm_add_sub:add_rtl_1|addcore:adder|addcore:adder[0]|tot_cin_node[2]     ; |controller|lpm_add_sub:add_rtl_1|addcore:adder|addcore:adder[0]|tot_cin_node[2]     ; out0             ;
; |controller|lpm_add_sub:add_rtl_1|addcore:adder|addcore:adder[0]|tot_cin_node[3]     ; |controller|lpm_add_sub:add_rtl_1|addcore:adder|addcore:adder[0]|tot_cin_node[3]     ; out0             ;
; |controller|lpm_add_sub:add_rtl_1|addcore:adder|addcore:adder[0]|unreg_res_node[1]~0 ; |controller|lpm_add_sub:add_rtl_1|addcore:adder|addcore:adder[0]|unreg_res_node[1]~0 ; out0             ;
; |controller|lpm_add_sub:add_rtl_1|addcore:adder|addcore:adder[0]|unreg_res_node[1]   ; |controller|lpm_add_sub:add_rtl_1|addcore:adder|addcore:adder[0]|unreg_res_node[1]   ; out0             ;
; |controller|lpm_add_sub:add_rtl_1|addcore:adder|addcore:adder[0]|_~3                 ; |controller|lpm_add_sub:add_rtl_1|addcore:adder|addcore:adder[0]|_~3                 ; out0             ;
; |controller|lpm_add_sub:add_rtl_1|addcore:adder|addcore:adder[0]|unreg_res_node[2]~1 ; |controller|lpm_add_sub:add_rtl_1|addcore:adder|addcore:adder[0]|unreg_res_node[2]~1 ; out0             ;
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; |controller|lpm_add_sub:add_rtl_1|addcore:adder|addcore:adder[0]|unreg_res_node[4]~2 ; |controller|lpm_add_sub:add_rtl_1|addcore:adder|addcore:adder[0]|unreg_res_node[4]~2 ; out0             ;
; |controller|lpm_add_sub:add_rtl_1|addcore:adder|addcore:adder[0]|unreg_res_node[4]   ; |controller|lpm_add_sub:add_rtl_1|addcore:adder|addcore:adder[0]|unreg_res_node[4]   ; out0             ;
; |controller|lpm_add_sub:add_rtl_0|addcore:adder|addcore:adder[0]|ps[1]~1             ; |controller|lpm_add_sub:add_rtl_0|addcore:adder|addcore:adder[0]|ps[1]~1             ; out0             ;
; |controller|lpm_add_sub:add_rtl_0|addcore:adder|addcore:adder[0]|psi[1]              ; |controller|lpm_add_sub:add_rtl_0|addcore:adder|addcore:adder[0]|psi[1]              ; out0             ;
; |controller|lpm_add_sub:add_rtl_0|addcore:adder|addcore:adder[0]|ps[2]~2             ; |controller|lpm_add_sub:add_rtl_0|addcore:adder|addcore:adder[0]|ps[2]~2             ; out0             ;
; |controller|lpm_add_sub:add_rtl_0|addcore:adder|addcore:adder[0]|psi[2]              ; |controller|lpm_add_sub:add_rtl_0|addcore:adder|addcore:adder[0]|psi[2]              ; out0             ;
; |controller|lpm_add_sub:add_rtl_0|addcore:adder|addcore:adder[0]|gn[3]               ; |controller|lpm_add_sub:add_rtl_0|addcore:adder|addcore:adder[0]|gn[3]               ; out0             ;
; |controller|lpm_add_sub:add_rtl_0|addcore:adder|addcore:adder[0]|gn[4]               ; |controller|lpm_add_sub:add_rtl_0|addcore:adder|addcore:adder[0]|gn[4]               ; out0             ;
; |controller|lpm_add_sub:add_rtl_0|addcore:adder|addcore:adder[0]|g3~0                ; |controller|lpm_add_sub:add_rtl_0|addcore:adder|addcore:adder[0]|g3~0                ; out0             ;
; |controller|lpm_add_sub:add_rtl_0|addcore:adder|addcore:adder[0]|g3                  ; |controller|lpm_add_sub:add_rtl_0|addcore:adder|addcore:adder[0]|g3                  ; out0             ;
; |controller|lpm_add_sub:add_rtl_0|addcore:adder|addcore:adder[0]|_~0                 ; |controller|lpm_add_sub:add_rtl_0|addcore:adder|addcore:adder[0]|_~0                 ; out0             ;
; |controller|lpm_add_sub:add_rtl_0|addcore:adder|addcore:adder[0]|g4~0                ; |controller|lpm_add_sub:add_rtl_0|addcore:adder|addcore:adder[0]|g4~0                ; out0             ;
; |controller|lpm_add_sub:add_rtl_0|addcore:adder|addcore:adder[0]|gc[1]~0             ; |controller|lpm_add_sub:add_rtl_0|addcore:adder|addcore:adder[0]|gc[1]~0             ; out0             ;
; |controller|lpm_add_sub:add_rtl_0|addcore:adder|addcore:adder[0]|gc[1]               ; |controller|lpm_add_sub:add_rtl_0|addcore:adder|addcore:adder[0]|gc[1]               ; out0             ;
; |controller|lpm_add_sub:add_rtl_0|addcore:adder|addcore:adder[0]|gc[2]~1             ; |controller|lpm_add_sub:add_rtl_0|addcore:adder|addcore:adder[0]|gc[2]~1             ; out0             ;
; |controller|lpm_add_sub:add_rtl_0|addcore:adder|addcore:adder[0]|gc[2]               ; |controller|lpm_add_sub:add_rtl_0|addcore:adder|addcore:adder[0]|gc[2]               ; out0             ;
; |controller|lpm_add_sub:add_rtl_0|addcore:adder|addcore:adder[0]|tot_cin_node[1]     ; |controller|lpm_add_sub:add_rtl_0|addcore:adder|addcore:adder[0]|tot_cin_node[1]     ; out0             ;
; |controller|lpm_add_sub:add_rtl_0|addcore:adder|addcore:adder[0]|tot_cin_node[2]     ; |controller|lpm_add_sub:add_rtl_0|addcore:adder|addcore:adder[0]|tot_cin_node[2]     ; out0             ;
; |controller|lpm_add_sub:add_rtl_0|addcore:adder|addcore:adder[0]|tot_cin_node[3]     ; |controller|lpm_add_sub:add_rtl_0|addcore:adder|addcore:adder[0]|tot_cin_node[3]     ; out0             ;
; |controller|lpm_add_sub:add_rtl_0|addcore:adder|addcore:adder[0]|unreg_res_node[1]~0 ; |controller|lpm_add_sub:add_rtl_0|addcore:adder|addcore:adder[0]|unreg_res_node[1]~0 ; out0             ;
; |controller|lpm_add_sub:add_rtl_0|addcore:adder|addcore:adder[0]|unreg_res_node[1]   ; |controller|lpm_add_sub:add_rtl_0|addcore:adder|addcore:adder[0]|unreg_res_node[1]   ; out0             ;
; |controller|lpm_add_sub:add_rtl_0|addcore:adder|addcore:adder[0]|unreg_res_node[2]~1 ; |controller|lpm_add_sub:add_rtl_0|addcore:adder|addcore:adder[0]|unreg_res_node[2]~1 ; out0             ;
; |controller|lpm_add_sub:add_rtl_0|addcore:adder|addcore:adder[0]|unreg_res_node[2]   ; |controller|lpm_add_sub:add_rtl_0|addcore:adder|addcore:adder[0]|unreg_res_node[2]   ; out0             ;
; |controller|lpm_add_sub:add_rtl_0|addcore:adder|addcore:adder[0]|unreg_res_node[3]   ; |controller|lpm_add_sub:add_rtl_0|addcore:adder|addcore:adder[0]|unreg_res_node[3]   ; out0             ;
; |controller|lpm_add_sub:add_rtl_0|addcore:adder|addcore:adder[0]|_~4                 ; |controller|lpm_add_sub:add_rtl_0|addcore:adder|addcore:adder[0]|_~4                 ; out0             ;
; |controller|lpm_add_sub:add_rtl_0|addcore:adder|addcore:adder[0]|unreg_res_node[4]~2 ; |controller|lpm_add_sub:add_rtl_0|addcore:adder|addcore:adder[0]|unreg_res_node[4]~2 ; out0             ;
; |controller|lpm_add_sub:add_rtl_0|addcore:adder|addcore:adder[0]|unreg_res_node[4]   ; |controller|lpm_add_sub:add_rtl_0|addcore:adder|addcore:adder[0]|unreg_res_node[4]   ; out0             ;
+--------------------------------------------------------------------------------------+--------------------------------------------------------------------------------------+------------------+


The following table displays output ports that do not toggle to 1 during simulation.
+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Missing 1-Value Coverage                                                                                                                                                                   ;