ledwalk.v

来自「Verylog编写的 Quartus II平台的简单设计实例 附仿真波形」· Verilog 代码 · 共 13 行

module LEDWALK(L,CLK);
input CLK;//CLK=2HZ
output [12:1] L;
reg [12:1] LFEG;

always @(posedge CLK)
begin
LFEG=LFEG<<1;
if (LFEG==12'h000) LFEG=12'h001;
end

assign L=LFEG;
endmodule