majority_voter.hier_info

Verylog编写的 Quartus II平台的简单设计实例 附仿真波形

|MAJORITY_VOTER
SW1 => L3~0.IN0
SW1 => L3~1.IN0
SW2 => L3~0.IN1
SW2 => L3~3.IN0
SW3 => L3~1.IN1
SW3 => L3~3.IN1
L3 <= L3~4.DB_MAX_OUTPUT_PORT_TYPE
L4 <= L4~0.DB_MAX_OUTPUT_PORT_TYPE