majority_voter.v

来自「Verylog编写的 Quartus II平台的简单设计实例 附仿真波形」· Verilog 代码 · 共 12 行

//三人表决器 majority_voter.v
module MAJORITY_VOTER(SW1,SW2,SW3,L3,L4);
output L3,L4;
input SW1,SW2,SW3;
assign L3=(SW1&&SW2)||(SW1&&SW3)||(SW2&&SW3);
assign L4=!L3;
/*and(SW12,SW1,SW2);
and(SW13,SW1,SW3);
and(SW23,SW2,SW3);
or(L3,SW12,SW13,SW23);
not(L4,L3);*/
endmodule