full_adder.fit.rpt

来自「用VERILOG语言实现了全加器,可综合可仿真通过」· RPT 代码 · 共 285 行 · 第 1/2 页

+------+-------+----------+-----+-----------------------+--------------------+--------+----------------+--------------+----------------------+


+-------------------------------------------------------------------------------------------------------------------------------------+
; Output Pins                                                                                                                         ;
+------+-------+----------+-----+-----------------+----------------+------------+---------------+--------------+----------------------+
; Name ; Pin # ; I/O Bank ; LAB ; Output Register ; Slow Slew Rate ; Open Drain ; TRI Primitive ; I/O Standard ; Location assigned by ;
+------+-------+----------+-----+-----------------+----------------+------------+---------------+--------------+----------------------+
; COUT ; 5     ; --       ; 1   ; no              ; no             ; no         ; no            ; TTL          ; Fitter               ;
; S    ; 4     ; --       ; 1   ; no              ; no             ; no         ; no            ; TTL          ; Fitter               ;
+------+-------+----------+-----+-----------------+----------------+------------+---------------+--------------+----------------------+


+-------------------------------------------------------------------------------------------------------+
; All Package Pins                                                                                      ;
+----------+------------+----------+----------------+--------+--------------+---------+-----------------+
; Location ; Pad Number ; I/O Bank ; Pin Name/Usage ; Dir.   ; I/O Standard ; Voltage ; User Assignment ;
+----------+------------+----------+----------------+--------+--------------+---------+-----------------+
; 1        ; 0          ; --       ; GND+           ;        ;              ;         ;                 ;
; 2        ; 1          ; --       ; GND+           ;        ;              ;         ;                 ;
; 3        ; 2          ; --       ; VCC            ; power  ;              ;         ;                 ;
; 4        ; 3          ; --       ; S              ; output ; TTL          ;         ; N               ;
; 5        ; 4          ; --       ; COUT           ; output ; TTL          ;         ; N               ;
; 6        ; 5          ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 7        ; 6          ; --       ; +TDI           ; input  ; TTL          ;         ; N               ;
; 8        ; 7          ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 9        ; 8          ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 10       ; 9          ; --       ; GND            ; gnd    ;              ;         ;                 ;
; 11       ; 10         ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 12       ; 11         ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 13       ; 12         ; --       ; +TMS           ; input  ; TTL          ;         ; N               ;
; 14       ; 13         ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 15       ; 14         ; --       ; VCC            ; power  ;              ;         ;                 ;
; 16       ; 15         ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 17       ; 16         ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 18       ; 17         ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 19       ; 18         ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 20       ; 19         ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 21       ; 20         ; --       ; Y              ; input  ; TTL          ;         ; N               ;
; 22       ; 21         ; --       ; GND            ; gnd    ;              ;         ;                 ;
; 23       ; 22         ; --       ; VCC            ; power  ;              ;         ;                 ;
; 24       ; 23         ; --       ; X              ; input  ; TTL          ;         ; N               ;
; 25       ; 24         ; --       ; CIN            ; input  ; TTL          ;         ; N               ;
; 26       ; 25         ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 27       ; 26         ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 28       ; 27         ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 29       ; 28         ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 30       ; 29         ; --       ; GND            ; gnd    ;              ;         ;                 ;
; 31       ; 30         ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 32       ; 31         ; --       ; +TCK           ; input  ; TTL          ;         ; N               ;
; 33       ; 32         ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 34       ; 33         ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 35       ; 34         ; --       ; VCC            ; power  ;              ;         ;                 ;
; 36       ; 35         ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 37       ; 36         ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 38       ; 37         ; --       ; *TDO           ; output ; TTL          ;         ; N               ;
; 39       ; 38         ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 40       ; 39         ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 41       ; 40         ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 42       ; 41         ; --       ; GND            ; gnd    ;              ;         ;                 ;
; 43       ; 42         ; --       ; GND+           ;        ;              ;         ;                 ;
; 44       ; 43         ; --       ; GND+           ;        ;              ;         ;                 ;
+----------+------------+----------+----------------+--------+--------------+---------+-----------------+


+----------------------------------------------+
; Output Pin Default Load For Reported TCO     ;
+--------------+------+------------------------+
; I/O Standard ; Load ; Termination Resistance ;
+--------------+------+------------------------+
; TTL          ; 0 pF ; Not Available          ;
+--------------+------+------------------------+


+----------------------------------------------------------------------+
; Fitter Resource Utilization by Entity                                ;
+----------------------------+------------+------+---------------------+
; Compilation Hierarchy Node ; Macrocells ; Pins ; Full Hierarchy Name ;
+----------------------------+------------+------+---------------------+
; |Full_Adder                ; 2          ; 9    ; |Full_Adder         ;
+----------------------------+------------+------+---------------------+


+---------------------------------+
; Non-Global High Fan-Out Signals ;
+--------+------------------------+
; Name   ; Fan-Out                ;
+--------+------------------------+
; CIN    ; 2                      ;
; Y      ; 2                      ;
; X      ; 2                      ;
; add~48 ; 1                      ;
; S~2    ; 1                      ;
+--------+------------------------+


+---------------------------------------------+
; Interconnect Usage Summary                  ;
+----------------------------+----------------+
; Interconnect Resource Type ; Usage          ;
+----------------------------+----------------+
; Output enables             ; 0 / 6 ( 0 % )  ;
; PIA buffers                ; 3 / 72 ( 4 % ) ;
+----------------------------+----------------+


+----------------------------------------------------------------------+
; LAB Macrocells                                                       ;
+----------------------------------------+-----------------------------+
; Number of Macrocells  (Average = 1.00) ; Number of LABs  (Total = 1) ;
+----------------------------------------+-----------------------------+
; 0                                      ; 1                           ;
; 1                                      ; 0                           ;
; 2                                      ; 1                           ;
+----------------------------------------+-----------------------------+


+---------------------------------------+
; Logic Cell Interconnection            ;
+-----+------------+-----------+--------+
; LAB ; Logic Cell ; Input     ; Output ;
+-----+------------+-----------+--------+
;  A  ; LC1        ; X, Y, CIN ; S      ;
;  A  ; LC2        ; X, Y, CIN ; COUT   ;
+-----+------------+-----------+--------+


+-----------------+
; Fitter Messages ;
+-----------------+
Info: *******************************************************************
Info: Running Quartus II Fitter
    Info: Version 4.2 Build 157 12/07/2004 SJ Full Version
    Info: Processing started: Tue Aug 08 14:19:58 2006
Info: Command: quartus_fit --import_settings_files=off --export_settings_files=off Full_Adder -c Full_Adder
Info: Automatically selected device EPM7032SLC44-5 for design Full_Adder
Info: Quartus II Fitter was successful. 0 errors, 0 warnings
    Info: Processing ended: Tue Aug 08 14:19:59 2006
    Info: Elapsed time: 00:00:01