_primary.vhd

来自「脉动乘法器：一个GF(2m)域上的Digit-Serial 脉动结构（Systo」· VHDL 代码 · 共 10 行

library verilog;
use verilog.vl_types.all;
entity and_2_8 is
    port(
        i1              : in     vl_logic_vector(7 downto 0);
        i2              : in     vl_logic;
        o               : out    vl_logic_vector(7 downto 0)
    );
end and_2_8;