and_2_16.v

来自「脉动乘法器：一个GF(2m)域上的Digit-Serial 脉动结构（Systo」· Verilog 代码 · 共 34 行

//////////////////////////////////////////////////////////////////////////////////////
//	Name          2*16 inputs and array                                             //
//	Version       1.0																															  //
//	Author        Marko, Karl																												//
//	Date          Dec 23																														//
//	Character     a 2*16 inputs and array                                           //
//	Changes       Original Version                                                  //
//////////////////////////////////////////////////////////////////////////////////////

module and_2_16 (i1, i2, o);
input  [15:0] i1;
input         i2;
output [15:0] o;
wire   [15:0] o;

assign o[ 0] = i1[ 0] & i2;
assign o[ 1] = i1[ 1] & i2;
assign o[ 2] = i1[ 2] & i2;
assign o[ 3] = i1[ 3] & i2;
assign o[ 4] = i1[ 4] & i2;
assign o[ 5] = i1[ 5] & i2;
assign o[ 6] = i1[ 6] & i2;
assign o[ 7] = i1[ 7] & i2;
assign o[ 8] = i1[ 8] & i2;
assign o[ 9] = i1[ 9] & i2;
assign o[10] = i1[10] & i2;
assign o[11] = i1[11] & i2;
assign o[12] = i1[12] & i2;
assign o[13] = i1[13] & i2;
assign o[14] = i1[14] & i2;
assign o[15] = i1[15] & i2;

endmodule