tb_block16s.v

来自「脉动乘法器：一个GF(2m)域上的Digit-Serial 脉动结构（Systo」· Verilog 代码 · 共 63 行

//////////////////////////////////////////////////////////////////////////////////////
//	Name					Test Bench for block16s                                    //
//	Version				1.0																								  		  				//
//	Author				Marko, Karl																															//
//	Date					Dec 24																														//
//	Character			Test Bench for Block16s.v                                       //
//	Changes				Original Version                                   								//
//////////////////////////////////////////////////////////////////////////////////////

module Test_block16s;

reg  [15:0] ai, bi, gi, ti1, ti2;
reg  [15:1] ti3;
wire [15:0] ao, go, to1;
wire [14:0] to2;

Block16s U_Test_block16s (.ai(ai), .bi(bi), .gi(gi), .ti1(ti1), .ti2(ti2), .ti3(ti3), .ao(ao), .go(go), .to1(to1), .to2(to2));

initial
  begin
    #10
    ai = 16'h8000;
    bi = 16'h0;
    gi = 16'h0;
    ti1 = 16'h0;
    ti2 = 16'h0;
    ti3 = 15'h0;
    #100
    
    #10
    ai = 16'h0010;
    bi = 16'h0020;
    gi = 16'h0;
    ti1 = 16'h0;
    ti2 = 16'h0;
    ti3 = 15'h0;
    #100
    
    #10
    ai = 16'h0;
    bi = 16'h1;    
    gi = 16'h0;
    ti1 = 16'h0;
    ti2 = 16'h0;
    ti3 = 15'h0;
    #100
    
    #10
    ai = 16'h0;
    bi = 16'h0;
    gi = 16'h1;
    ti1 = 16'h0;
    ti2 = 16'h0;
    ti3 = 15'h0;
    #100
    
    $stop;
  end
endmodule