test_multiplier.v

来自「booth乘法器：&#61550 16*16有符号乘法器」· Verilog 代码 · 共 36 行

module test_multiplier;


reg [15:0] x;
reg [15:0] y;
reg clk;

wire [31:0] p;


multiplier multiplier(
   .x      (x),
   .y      (y),
   .p    (p)
   );

always
#320 clk = ~clk;

initial
   begin
     clk = 1;
     
     x[15:0]= -26524;
     y[15:0]= 1923;

    
   end



endmodule