myshizhong.sim.rpt

该程序实现一个数字钟

; Total output ports with no 0-value coverage         ; 1618         ;
+-----------------------------------------------------+--------------+


The following table displays output ports that toggle between 1 and 0 during simulation.
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; Complete 1/0-Value Coverage                                                                                                                    ;
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; Node Name                                                    ; Output Port Name                                             ; Output Port Type ;
+--------------------------------------------------------------+--------------------------------------------------------------+------------------+
; |clock|count~0                                               ; |clock|count~0                                               ; out              ;
; |clock|count~1                                               ; |clock|count~1                                               ; out              ;
; |clock|count~2                                               ; |clock|count~2                                               ; out              ;
; |clock|count~3                                               ; |clock|count~3                                               ; out              ;
; |clock|count~4                                               ; |clock|count~4                                               ; out              ;
; |clock|count~5                                               ; |clock|count~5                                               ; out              ;
; |clock|count~6                                               ; |clock|count~6                                               ; out              ;
; |clock|count~7                                               ; |clock|count~7                                               ; out              ;
; |clock|count~8                                               ; |clock|count~8                                               ; out              ;
; |clock|count~9                                               ; |clock|count~9                                               ; out              ;
; |clock|count~10                                              ; |clock|count~10                                              ; out              ;
; |clock|count~11                                              ; |clock|count~11                                              ; out              ;
; |clock|hour~25                                               ; |clock|hour~25                                               ; out              ;
; |clock|min~23                                                ; |clock|min~23                                                ; out              ;
; |clock|cnt[2]                                                ; |clock|cnt[2]                                                ; regout           ;
; |clock|cnt[1]                                                ; |clock|cnt[1]                                                ; regout           ;
; |clock|cnt[0]                                                ; |clock|cnt[0]                                                ; regout           ;
; |clock|sec~0                                                 ; |clock|sec~0                                                 ; out              ;
; |clock|sec~1                                                 ; |clock|sec~1                                                 ; out              ;
; |clock|sec~2                                                 ; |clock|sec~2                                                 ; out              ;
; |clock|sec~3                                                 ; |clock|sec~3                                                 ; out              ;
; |clock|sec~4                                                 ; |clock|sec~4                                                 ; out              ;
; |clock|sec~5                                                 ; |clock|sec~5                                                 ; out              ;
; |clock|sec~6                                                 ; |clock|sec~6                                                 ; out              ;
; |clock|sec~7                                                 ; |clock|sec~7                                                 ; out              ;
; |clock|sec~8                                                 ; |clock|sec~8                                                 ; out              ;
; |clock|sec~9                                                 ; |clock|sec~9                                                 ; out              ;
; |clock|sec~10                                                ; |clock|sec~10                                                ; out              ;
; |clock|sec~11                                                ; |clock|sec~11                                                ; out              ;
; |clock|sec~12                                                ; |clock|sec~12                                                ; out              ;
; |clock|sec~13                                                ; |clock|sec~13                                                ; out              ;
; |clock|sec~14                                                ; |clock|sec~14                                                ; out              ;
; |clock|sec~15                                                ; |clock|sec~15                                                ; out              ;
; |clock|sec~16                                                ; |clock|sec~16                                                ; out              ;
; |clock|sec~17                                                ; |clock|sec~17                                                ; out              ;
; |clock|sec[5]                                                ; |clock|sec[5]                                                ; regout           ;
; |clock|sec[4]                                                ; |clock|sec[4]                                                ; regout           ;
; |clock|sec[3]                                                ; |clock|sec[3]                                                ; regout           ;
; |clock|sec[2]                                                ; |clock|sec[2]                                                ; regout           ;
; |clock|sec[1]                                                ; |clock|sec[1]                                                ; regout           ;
; |clock|sec[0]                                                ; |clock|sec[0]                                                ; regout           ;
; |clock|cnt~0                                                 ; |clock|cnt~0                                                 ; out              ;
; |clock|cnt~1                                                 ; |clock|cnt~1                                                 ; out              ;
; |clock|cnt~2                                                 ; |clock|cnt~2                                                 ; out              ;
; |clock|data~0                                                ; |clock|data~0                                                ; out0             ;
; |clock|data~1                                                ; |clock|data~1                                                ; out0             ;
; |clock|data~2                                                ; |clock|data~2                                                ; out0             ;
; |clock|data~3                                                ; |clock|data~3                                                ; out0             ;
; |clock|data~4                                                ; |clock|data~4                                                ; out0             ;
; |clock|data~5                                                ; |clock|data~5                                                ; out0             ;
; |clock|data~6                                                ; |clock|data~6                                                ; out0             ;
; |clock|hour[4]~0                                             ; |clock|hour[4]~0                                             ; out0             ;
; |clock|\process3:count[0]                                    ; |clock|\process3:count[0]                                    ; regout           ;
; |clock|\process3:count[1]                                    ; |clock|\process3:count[1]                                    ; regout           ;
; |clock|\process3:count[2]                                    ; |clock|\process3:count[2]                                    ; regout           ;
; |clock|\process3:count[3]                                    ; |clock|\process3:count[3]                                    ; regout           ;
; |clock|\process2:count[0]                                    ; |clock|\process2:count[0]                                    ; regout           ;
; |clock|\process2:count[1]                                    ; |clock|\process2:count[1]                                    ; regout           ;
; |clock|\process2:count[2]                                    ; |clock|\process2:count[2]                                    ; regout           ;
; |clock|\process2:count[3]                                    ; |clock|\process2:count[3]                                    ; regout           ;
; |clock|count[0]                                              ; |clock|count[0]                                              ; regout           ;
; |clock|count[1]                                              ; |clock|count[1]                                              ; regout           ;
; |clock|count[2]                                              ; |clock|count[2]                                              ; regout           ;
; |clock|count[3]                                              ; |clock|count[3]                                              ; regout           ;
; |clock|clk                                                   ; |clock|clk                                                   ; out              ;
; |clock|clr                                                   ; |clock|clr                                                   ; out              ;
; |clock|en                                                    ; |clock|en                                                    ; out              ;
; |clock|inc                                                   ; |clock|inc                                                   ; out              ;
; |clock|seg7[0]                                               ; |clock|seg7[0]                                               ; pin_out          ;
; |clock|seg7[1]                                               ; |clock|seg7[1]                                               ; pin_out          ;
; |clock|seg7[2]                                               ; |clock|seg7[2]                                               ; pin_out          ;
; |clock|seg7[3]                                               ; |clock|seg7[3]                                               ; pin_out          ;
; |clock|seg7[4]                                               ; |clock|seg7[4]                                               ; pin_out          ;
; |clock|seg7[5]                                               ; |clock|seg7[5]                                               ; pin_out          ;
; |clock|seg7[6]                                               ; |clock|seg7[6]                                               ; pin_out          ;
; |clock|scan[0]                                               ; |clock|scan[0]                                               ; pin_out          ;
; |clock|scan[1]                                               ; |clock|scan[1]                                               ; pin_out          ;
; |clock|scan[2]                                               ; |clock|scan[2]                                               ; pin_out          ;
; |clock|scan[3]                                               ; |clock|scan[3]                                               ; pin_out          ;
; |clock|scan[4]                                               ; |clock|scan[4]                                               ; pin_out          ;
; |clock|scan[5]                                               ; |clock|scan[5]                                               ; pin_out          ;
; |clock|Add0~20                                               ; |clock|Add0~20                                               ; out0             ;
; |clock|Add0~21                                               ; |clock|Add0~21                                               ; out0             ;
; |clock|Add0~22                                               ; |clock|Add0~22                                               ; out0             ;
; |clock|Add0~23                                               ; |clock|Add0~23                                               ; out0             ;
; |clock|Add0~24                                               ; |clock|Add0~24                                               ; out0             ;
; |clock|Add1~20                                               ; |clock|Add1~20                                               ; out0             ;
; |clock|Add1~21                                               ; |clock|Add1~21                                               ; out0             ;
; |clock|Add1~22                                               ; |clock|Add1~22                                               ; out0             ;
; |clock|Add1~23                                               ; |clock|Add1~23                                               ; out0             ;
; |clock|Add1~24                                               ; |clock|Add1~24                                               ; out0             ;
; |clock|Add2~20                                               ; |clock|Add2~20                                               ; out0             ;