📄 dds_project.tan.rpt
字号:
; Use TimeQuest Timing Analyzer ; Off ; ; ; ;
; Number of source nodes to report per destination node ; 10 ; ; ; ;
; Number of destination nodes to report ; 10 ; ; ; ;
; Number of paths to report ; 200 ; ; ; ;
; Report Minimum Timing Checks ; Off ; ; ; ;
; Use Fast Timing Models ; Off ; ; ; ;
; Report IO Paths Separately ; Off ; ; ; ;
; Perform Multicorner Analysis ; Off ; ; ; ;
; Reports the worst-case path for each clock domain and analysis ; Off ; ; ; ;
+----------------------------------------------------------------+--------------------+------+----+-------------+
+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Settings Summary ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; Clock Node Name ; Clock Setting Name ; Type ; Fmax Requirement ; Early Latency ; Late Latency ; Based on ; Multiply Base Fmax by ; Divide Base Fmax by ; Offset ; Phase offset ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; clk ; ; User Pin ; None ; 0.000 ns ; 0.000 ns ; -- ; N/A ; N/A ; N/A ; ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Setup: 'clk' ;
+-----------------------------------------+-----------------------------------------------------+------------------+-------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; Slack ; Actual fmax (period) ; From ; To ; From Clock ; To Clock ; Required Setup Relationship ; Required Longest P2P Time ; Actual Longest P2P Time ;
+-----------------------------------------+-----------------------------------------------------+------------------+-------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; N/A ; 329.38 MHz ( period = 3.036 ns ) ; reg1:u2|q[6] ; adder32:u3|b[31] ; clk ; clk ; None ; None ; 2.812 ns ;
; N/A ; 336.02 MHz ( period = 2.976 ns ) ; reg1:u2|q[6] ; adder32:u3|b[26] ; clk ; clk ; None ; None ; 2.752 ns ;
; N/A ; 336.02 MHz ( period = 2.976 ns ) ; reg1:u2|q[6] ; adder32:u3|b[27] ; clk ; clk ; None ; None ; 2.752 ns ;
; N/A ; 336.02 MHz ( period = 2.976 ns ) ; reg1:u2|q[6] ; adder32:u3|b[28] ; clk ; clk ; None ; None ; 2.752 ns ;
; N/A ; 336.02 MHz ( period = 2.976 ns ) ; reg1:u2|q[6] ; adder32:u3|b[29] ; clk ; clk ; None ; None ; 2.752 ns ;
; N/A ; 336.02 MHz ( period = 2.976 ns ) ; reg1:u2|q[6] ; adder32:u3|b[30] ; clk ; clk ; None ; None ; 2.752 ns ;
; N/A ; 336.36 MHz ( period = 2.973 ns ) ; reg1:u2|q[15] ; adder32:u3|b[31] ; clk ; clk ; None ; None ; 2.749 ns ;
; N/A ; 338.98 MHz ( period = 2.950 ns ) ; reg1:u2|q[12] ; adder32:u3|b[31] ; clk ; clk ; None ; None ; 2.748 ns ;
; N/A ; 339.90 MHz ( period = 2.942 ns ) ; reg1:u2|q[17] ; adder32:u3|b[31] ; clk ; clk ; None ; None ; 2.708 ns ;
; N/A ; 340.14 MHz ( period = 2.940 ns ) ; reg1:u2|q[16] ; adder32:u3|b[31] ; clk ; clk ; None ; None ; 2.738 ns ;
; N/A ; 341.53 MHz ( period = 2.928 ns ) ; reg1:u2|q[13] ; adder32:u3|b[31] ; clk ; clk ; None ; None ; 2.704 ns ;
; N/A ; 342.82 MHz ( period = 2.917 ns ) ; reg1:u2|q[11] ; adder32:u3|b[31] ; clk ; clk ; None ; None ; 2.693 ns ;
; N/A ; 343.29 MHz ( period = 2.913 ns ) ; reg1:u2|q[15] ; adder32:u3|b[26] ; clk ; clk ; None ; None ; 2.689 ns ;
; N/A ; 343.29 MHz ( period = 2.913 ns ) ; reg1:u2|q[15] ; adder32:u3|b[27] ; clk ; clk ; None ; None ; 2.689 ns ;
; N/A ; 343.29 MHz ( period = 2.913 ns ) ; reg1:u2|q[15] ; adder32:u3|b[28] ; clk ; clk ; None ; None ; 2.689 ns ;
; N/A ; 343.29 MHz ( period = 2.913 ns ) ; reg1:u2|q[15] ; adder32:u3|b[29] ; clk ; clk ; None ; None ; 2.689 ns ;
; N/A ; 343.29 MHz ( period = 2.913 ns ) ; reg1:u2|q[15] ; adder32:u3|b[30] ; clk ; clk ; None ; None ; 2.689 ns ;
; N/A ; 346.02 MHz ( period = 2.890 ns ) ; reg1:u2|q[12] ; adder32:u3|b[26] ; clk ; clk ; None ; None ; 2.688 ns ;
; N/A ; 346.02 MHz ( period = 2.890 ns ) ; reg1:u2|q[12] ; adder32:u3|b[27] ; clk ; clk ; None ; None ; 2.688 ns ;
; N/A ; 346.02 MHz ( period = 2.890 ns ) ; reg1:u2|q[12] ; adder32:u3|b[28] ; clk ; clk ; None ; None ; 2.688 ns ;
; N/A ; 346.02 MHz ( period = 2.890 ns ) ; reg1:u2|q[12] ; adder32:u3|b[29] ; clk ; clk ; None ; None ; 2.688 ns ;
; N/A ; 346.02 MHz ( period = 2.890 ns ) ; reg1:u2|q[12] ; adder32:u3|b[30] ; clk ; clk ; None ; None ; 2.688 ns ;
; N/A ; 346.98 MHz ( period = 2.882 ns ) ; reg1:u2|q[17] ; adder32:u3|b[26] ; clk ; clk ; None ; None ; 2.648 ns ;
; N/A ; 346.98 MHz ( period = 2.882 ns ) ; reg1:u2|q[17] ; adder32:u3|b[27] ; clk ; clk ; None ; None ; 2.648 ns ;
; N/A ; 346.98 MHz ( period = 2.882 ns ) ; reg1:u2|q[17] ; adder32:u3|b[28] ; clk ; clk ; None ; None ; 2.648 ns ;
; N/A ; 346.98 MHz ( period = 2.882 ns ) ; reg1:u2|q[17] ; adder32:u3|b[29] ; clk ; clk ; None ; None ; 2.648 ns ;
; N/A ; 346.98 MHz ( period = 2.882 ns ) ; reg1:u2|q[17] ; adder32:u3|b[30] ; clk ; clk ; None ; None ; 2.648 ns ;
; N/A ; 347.22 MHz ( period = 2.880 ns ) ; reg1:u2|q[16] ; adder32:u3|b[26] ; clk ; clk ; None ; None ; 2.678 ns ;
; N/A ; 347.22 MHz ( period = 2.880 ns ) ; reg1:u2|q[16] ; adder32:u3|b[27] ; clk ; clk ; None ; None ; 2.678 ns ;
; N/A ; 347.22 MHz ( period = 2.880 ns ) ; reg1:u2|q[16] ; adder32:u3|b[28] ; clk ; clk ; None ; None ; 2.678 ns ;
; N/A ; 347.22 MHz ( period = 2.880 ns ) ; reg1:u2|q[16] ; adder32:u3|b[29] ; clk ; clk ; None ; None ; 2.678 ns ;
; N/A ; 347.22 MHz ( period = 2.880 ns ) ; reg1:u2|q[16] ; adder32:u3|b[30] ; clk ; clk ; None ; None ; 2.678 ns ;
; N/A ; 348.68 MHz ( period = 2.868 ns ) ; reg1:u2|q[13] ; adder32:u3|b[26] ; clk ; clk ; None ; None ; 2.644 ns ;
; N/A ; 348.68 MHz ( period = 2.868 ns ) ; reg1:u2|q[13] ; adder32:u3|b[27] ; clk ; clk ; None ; None ; 2.644 ns ;
; N/A ; 348.68 MHz ( period = 2.868 ns ) ; reg1:u2|q[13] ; adder32:u3|b[28] ; clk ; clk ; None ; None ; 2.644 ns ;
; N/A ; 348.68 MHz ( period = 2.868 ns ) ; reg1:u2|q[13] ; adder32:u3|b[29] ; clk ; clk ; None ; None ; 2.644 ns ;
; N/A ; 348.68 MHz ( period = 2.868 ns ) ; reg1:u2|q[13] ; adder32:u3|b[30] ; clk ; clk ; None ; None ; 2.644 ns ;
; N/A ; 350.02 MHz ( period = 2.857 ns ) ; reg1:u2|q[11] ; adder32:u3|b[26] ; clk ; clk ; None ; None ; 2.633 ns ;
; N/A ; 350.02 MHz ( period = 2.857 ns ) ; reg1:u2|q[11] ; adder32:u3|b[27] ; clk ; clk ; None ; None ; 2.633 ns ;
; N/A ; 350.02 MHz ( period = 2.857 ns ) ; reg1:u2|q[11] ; adder32:u3|b[28] ; clk ; clk ; None ; None ; 2.633 ns ;
; N/A ; 350.02 MHz ( period = 2.857 ns ) ; reg1:u2|q[11] ; adder32:u3|b[29] ; clk ; clk ; None ; None ; 2.633 ns ;
; N/A ; 350.02 MHz ( period = 2.857 ns ) ; reg1:u2|q[11] ; adder32:u3|b[30] ; clk ; clk ; None ; None ; 2.633 ns ;
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