v_fpga.fit.rpt

自己写的iic配置芯片的源程序

; Auto Register Duplication                          ; Off                            ; Auto                           ;
; Use smart compilation                              ; On                             ; Off                            ;
; Router Timing Optimization Level                   ; Normal                         ; Normal                         ;
; Placement Effort Multiplier                        ; 1.0                            ; 1.0                            ;
; Router Effort Multiplier                           ; 1.0                            ; 1.0                            ;
; Optimize Hold Timing                               ; IO Paths and Minimum TPD Paths ; IO Paths and Minimum TPD Paths ;
; Optimize Fast-Corner Timing                        ; Off                            ; Off                            ;
; Optimize Timing                                    ; Normal compilation             ; Normal compilation             ;
; Optimize IOC Register Placement for Timing         ; On                             ; On                             ;
; Limit to One Fitting Attempt                       ; Off                            ; Off                            ;
; Final Placement Optimizations                      ; Automatically                  ; Automatically                  ;
; Fitter Aggressive Routability Optimizations        ; Automatically                  ; Automatically                  ;
; Fitter Initial Placement Seed                      ; 1                              ; 1                              ;
; Slow Slew Rate                                     ; Off                            ; Off                            ;
; PCI I/O                                            ; Off                            ; Off                            ;
; Weak Pull-Up Resistor                              ; Off                            ; Off                            ;
; Enable Bus-Hold Circuitry                          ; Off                            ; Off                            ;
; Auto Global Memory Control Signals                 ; Off                            ; Off                            ;
; Auto Packed Registers -- Stratix/Stratix GX        ; Auto                           ; Auto                           ;
; Auto Delay Chains                                  ; On                             ; On                             ;
; Auto Merge PLLs                                    ; On                             ; On                             ;
; Perform Physical Synthesis for Combinational Logic ; Off                            ; Off                            ;
; Perform Register Duplication                       ; Off                            ; Off                            ;
; Perform Register Retiming                          ; Off                            ; Off                            ;
; Perform Asynchronous Signal Pipelining             ; Off                            ; Off                            ;
; Fitter Effort                                      ; Auto Fit                       ; Auto Fit                       ;
; Physical Synthesis Effort Level                    ; Normal                         ; Normal                         ;
; Logic Cell Insertion - Logic Duplication           ; Auto                           ; Auto                           ;
; Auto Global Clock                                  ; On                             ; On                             ;
; Auto Global Register Control Signals               ; On                             ; On                             ;
; Stop After Congestion Map Generation               ; Off                            ; Off                            ;
+----------------------------------------------------+--------------------------------+--------------------------------+


+--------------+
; Pin-Out File ;
+--------------+
The pin-out file can be found in C:/Documents and Settings/Administrator/桌面/i2c备份/writeI2C_seq_suc5.9/v_fpga.pin.


+-----------------------------------------------------------------------------+
; Fitter Resource Usage Summary                                               ;
+---------------------------------------------+-------------------------------+
; Resource                                    ; Usage                         ;
+---------------------------------------------+-------------------------------+
; Total logic elements                        ; 312 / 10,570 ( 3 % )          ;
;     -- Combinational with no register       ; 100                           ;
;     -- Register only                        ; 123                           ;
;     -- Combinational with a register        ; 89                            ;
;                                             ;                               ;
; Logic element usage by number of LUT inputs ;                               ;
;     -- 4 input functions                    ; 78                            ;
;     -- 3 input functions                    ; 28                            ;
;     -- 2 input functions                    ; 73                            ;
;     -- 1 input functions                    ; 83                            ;
;     -- 0 input functions                    ; 50                            ;
;                                             ;                               ;
; Logic elements by mode                      ;                               ;
;     -- normal mode                          ; 267                           ;
;     -- arithmetic mode                      ; 45                            ;
;     -- qfbk mode                            ; 49                            ;
;     -- register cascade mode                ; 0                             ;
;     -- synchronous clear/load mode          ; 93                            ;
;     -- asynchronous clear/load mode         ; 155                           ;
;                                             ;                               ;
; Total registers                             ; 212 / 12,566 ( 2 % )          ;
; Total LABs                                  ; 45 / 1,057 ( 4 % )            ;
; Logic elements in carry chains              ; 48                            ;
; User inserted logic elements                ; 0                             ;
; Virtual pins                                ; 0                             ;
; I/O pins                                    ; 93 / 346 ( 27 % )             ;
;     -- Clock pins                           ; 4 / 16 ( 25 % )               ;
; Global signals                              ; 6                             ;
; M512s                                       ; 0 / 94 ( 0 % )                ;
; M4Ks                                        ; 1 / 60 ( 2 % )                ;
; M-RAMs                                      ; 0 / 1 ( 0 % )                 ;
; Total memory bits                           ; 1,216 / 920,448 ( < 1 % )     ;
; Total RAM block bits                        ; 4,608 / 920,448 ( < 1 % )     ;
; DSP block 9-bit elements                    ; 0 / 48 ( 0 % )                ;
; PLLs                                        ; 0 / 6 ( 0 % )                 ;
; Global clocks                               ; 6 / 16 ( 38 % )               ;
; Regional clocks                             ; 0 / 16 ( 0 % )                ;
; Fast regional clocks                        ; 0 / 8 ( 0 % )                 ;
; SERDES transmitters                         ; 0 / 44 ( 0 % )                ;
; SERDES receivers                            ; 0 / 44 ( 0 % )                ;
; Average interconnect usage                  ; 0%                            ;
; Peak interconnect usage                     ; 2%                            ;
; Maximum fan-out node                        ; HWReset9011_9034:inst4|en     ;