v_fpga.map.rpt

自己写的iic配置芯片的源程序

; Analysis & Synthesis Summary                                          ;
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; Analysis & Synthesis Status ; Successful - Tue May 20 16:42:15 2008   ;
; Quartus II Version          ; 7.0 Build 33 02/05/2007 SJ Full Version ;
; Revision Name               ; v_fpga                                  ;
; Top-level Entity Name       ; v_fpga                                  ;
; Family                      ; Stratix                                 ;
; Total logic elements        ; 361                                     ;
; Total pins                  ; 93                                      ;
; Total virtual pins          ; 0                                       ;
; Total memory bits           ; 1,216                                   ;
; DSP block 9-bit elements    ; 0                                       ;
; Total PLLs                  ; 0                                       ;
; Total DLLs                  ; 0                                       ;
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; Analysis & Synthesis Settings                                                                                ;
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; Option                                                             ; Setting            ; Default Value      ;
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; Device                                                             ; EP1S10F672C7       ;                    ;
; Top-level entity name                                              ; v_fpga             ; v_fpga             ;
; Family name                                                        ; Stratix            ; Stratix            ;
; Perform WYSIWYG Primitive Resynthesis                              ; On                 ; Off                ;
; Perform gate-level register retiming                               ; On                 ; Off                ;
; Use smart compilation                                              ; On                 ; Off                ;
; Restructure Multiplexers                                           ; Auto               ; Auto               ;
; Create Debugging Nodes for IP Cores                                ; Off                ; Off                ;
; Preserve fewer node names                                          ; On                 ; On                 ;
; Disable OpenCore Plus hardware evaluation                          ; Off                ; Off                ;
; Verilog Version                                                    ; Verilog_2001       ; Verilog_2001       ;
; VHDL Version                                                       ; VHDL93             ; VHDL93             ;
; State Machine Processing                                           ; Auto               ; Auto               ;
; Safe State Machine                                                 ; Off                ; Off                ;
; Extract Verilog State Machines                                     ; On                 ; On                 ;
; Extract VHDL State Machines                                        ; On                 ; On                 ;
; Ignore Verilog initial constructs                                  ; Off                ; Off                ;
; Add Pass-Through Logic to Inferred RAMs                            ; On                 ; On                 ;
; DSP Block Balancing                                                ; Auto               ; Auto               ;
; Maximum DSP Block Usage                                            ; Unlimited          ; Unlimited          ;
; NOT Gate Push-Back                                                 ; On                 ; On                 ;
; Power-Up Don't Care                                                ; On                 ; On                 ;
; Remove Redundant Logic Cells                                       ; Off                ; Off                ;
; Remove Duplicate Registers                                         ; On                 ; On                 ;
; Ignore CARRY Buffers                                               ; Off                ; Off                ;