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library verilog;use verilog.vl_types.all;entity read is port( clk : in vl_logic; cap_a : in vl_logic; cap_b : in vl_logic; ctrl_r : in vl_logic; led1 : out vl_logic; led2 : out vl_logic; led3 : out vl_logic; led4 : out vl_logic; state_a : out vl_logic; state_b : out vl_logic );end read;
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