d_flip_flop.v

来自「其中“music_rom”使用FPGA厂商提供的工具生成的」· Verilog 代码 · 共 14 行

module D_flip_flop(clock,reset,D,Q);
 input clock,reset,D;
 output Q;
 reg Q;
 always@(posedge clock or negedge reset)
 begin
     if(reset==0)
     Q<=0;
     else
     Q<=D;
 end
endmodule