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38译码器的设计

;     -- normal mode                          ; 687        ;
;     -- arithmetic mode                      ; 153        ;
; Total registers                             ; 573        ;
; I/O pins                                    ; 15         ;
; Total memory bits                           ; 37888      ;
; Maximum fan-out node                        ; osc_clk[0] ;
; Maximum fan-out                             ; 479        ;
; Total fan-out                               ; 5880       ;
; Average fan-out                             ; 3.91       ;
+---------------------------------------------+------------+


+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Analysis & Synthesis Resource Utilization by Entity                                                                                                                                                                                                                                                                                                                                                                                                                                                                          ;
+---------------------------------------------------------------------------------------------------+-------------------+--------------+-------------+--------------+---------+-----------+------+--------------+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Compilation Hierarchy Node                                                                        ; LC Combinationals ; LC Registers ; Memory Bits ; DSP Elements ; DSP 9x9 ; DSP 18x18 ; Pins ; Virtual Pins ; Full Hierarchy Name                                                                                                                                                                                                                                                                                          ;
+---------------------------------------------------------------------------------------------------+-------------------+--------------+-------------+--------------+---------+-----------+------+--------------+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; |small                                                                                            ; 840 (1)           ; 573 (0)      ; 37888       ; 0            ; 0       ; 0         ; 15   ; 0            ; |small                                                                                                                                                                                                                                                                                                       ;
;    |DFFLOP:inst3|                                                                                 ; 5 (5)             ; 1 (1)        ; 0           ; 0            ; 0       ; 0         ; 0    ; 0            ; |small|DFFLOP:inst3                                                                                                                                                                                                                                                                                          ;
;    |TFFLOP:inst4|                                                                                 ; 1 (1)             ; 1 (1)        ; 0           ; 0            ; 0       ; 0         ; 0    ; 0            ; |small|TFFLOP:inst4                                                                                                                                                                                                                                                                                          ;
;    |dividef:inst2|                                                                                ; 48 (48)           ; 26 (26)      ; 0           ; 0            ; 0       ; 0         ; 0    ; 0            ; |small|dividef:inst2                                                                                                                                                                                                                                                                                         ;
;    |sld_hub:sld_hub_inst|                                                                         ; 87 (45)           ; 71 (6)       ; 0           ; 0            ; 0       ; 0         ; 0    ; 0            ; |small|sld_hub:sld_hub_inst                                                                                                                                                                                                                                                                                  ;
;       |lpm_decode:instruction_decoder|                                                            ; 5 (0)             ; 5 (0)        ; 0           ; 0            ; 0       ; 0         ; 0    ; 0            ; |small|sld_hub:sld_hub_inst|lpm_decode:instruction_decoder                                                                                                                                                                                                                                                   ;
;          |decode_rpe:auto_generated|                                                              ; 5 (5)             ; 5 (5)        ; 0           ; 0            ; 0       ; 0         ; 0    ; 0            ; |small|sld_hub:sld_hub_inst|lpm_decode:instruction_decoder|decode_rpe:auto_generated                                                                                                                                                                                                                         ;
;       |lpm_shiftreg:jtag_ir_register|                                                             ; 0 (0)             ; 10 (10)      ; 0           ; 0            ; 0       ; 0         ; 0    ; 0            ; |small|sld_hub:sld_hub_inst|lpm_shiftreg:jtag_ir_register                                                                                                                                                                                                                                                    ;
;       |sld_dffex:BROADCAST|                                                                       ; 0 (0)             ; 1 (1)        ; 0           ; 0            ; 0       ; 0         ; 0    ; 0            ; |small|sld_hub:sld_hub_inst|sld_dffex:BROADCAST                                                                                                                                                                                                                                                              ;
;       |sld_dffex:IRF_ENA_0|                                                                       ; 1 (1)             ; 1 (1)        ; 0           ; 0            ; 0       ; 0         ; 0    ; 0            ; |small|sld_hub:sld_hub_inst|sld_dffex:IRF_ENA_0                                                                                                                                                                                                                                                              ;
;       |sld_dffex:IRF_ENA|                                                                         ; 0 (0)             ; 1 (1)        ; 0           ; 0            ; 0       ; 0         ; 0    ; 0            ; |small|sld_hub:sld_hub_inst|sld_dffex:IRF_ENA                                                                                                                                                                                                                                                                ;
;       |sld_dffex:IRSR|                                                                            ; 2 (2)             ; 8 (8)        ; 0           ; 0            ; 0       ; 0         ; 0    ; 0            ; |small|sld_hub:sld_hub_inst|sld_dffex:IRSR                                                                                                                                                                                                                                                                   ;
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