black_box.v

来自「用ISE中各种工具设计“运动计时表”.加深对FPGA/CPLD设计流程的理解」· Verilog 代码 · 共 43 行

// Black box declearation for synplify pro


module XOR2(I0,I1,O);
input I0,I1;
output O;
endmodule

module OR2(I0,I1,O);
input I0,I1;
output O;
endmodule

module AND2(I0,I1,O);
input I0,I1;
output O;
endmodule




module AND3(I0,I1,I2,O);
input I0,I1,I2;
output O;
endmodule


module AND4(I0,I1,I2,I3,O);
input I0,I1,I2,I3;
output O;
endmodule

module AND2B1(I0,I1,O);
input I0,I1;
output O;
endmodule



module AND4B2(I0,I1,I2,I3,O);
input I0,I1,I2,I3;
output O;
endmodule